Exámenes de Fonaments dels Computadors UAB 2018
Los 2 exámenes de Fonaments dels Computadors de la UAB (Grado en Ingeniería Informática) de 2018 (Examen Parcial Bloque 2 - Curso 2018-2019 y Examen Parcial Bloque 2 (Curso 2018-2019)), con 10 problemas resueltos. Entran temas como Análisis de circuitos secuenciales: cronogramas, Moore y Mealy. Practícalos con corrección al momento, pistas en cada apartado y la solución paso a paso.
Examen Parcial Bloque 2 - Curso 2018-2019 (2018)
Temas del examen: Análisis de circuitos secuenciales: cronogramas, Moore y Mealy · Síntesis de máquinas de estados finitos a partir del grafo o la tabla · Descripción de máquinas de estados en VHDL · Registros, contadores y memorias: detección y generación de secuencias · Temporización y sincronización de circuitos síncronos
- Pregunta 1.a · Análisis de circuitos secuenciales: cronogramas, Moore y Mealy
Dado el circuito secuencial síncrono con biestables tipo D mostrado en el esquema, deduce los valores y completa razonadamente la evolución de las salidas intermedias q1, q0 y la salida general Y en… - Pregunta 1.b · Temporización y sincronización de circuitos síncronos
Justifica conceptualmente la diferencia existente entre una señal de reset síncrona y una asíncrona, y acompaña la explicación con un cronograma ilustrativo para un biestable disparado por flanco… - Pregunta 2 · Registros, contadores y memorias: detección y generación de secuencias
Diseño de un registro multifunción de 3 bits con multiplexores (carga 100, división entera por 2, desplazamiento a la izquierda e inversión de bits), inicialización asíncrona a 011_2 mediante… - Pregunta 3 · Síntesis de máquinas de estados finitos a partir del grafo o la tabla
Pregunta 3 (10 puntos). Control de ventilación y diseño de una MEF. a) Enunciar esquemáticamente la metodología de diseño de un circuito secuencial síncrono. b) Elaborar el grafo de estados del… - Pregunta 4 · Descripción de máquinas de estados en VHDL
A partir del código VHDL que modela una máquina de estados con procesos synchroProc, NsProc y OutProc: a) Determina si es Moore o Mealy y completa el diagrama de bloques identificando procesos,…
Examen Parcial Bloque 2 (Curso 2018-2019) (2018)
Temas del examen: Análisis de circuitos secuenciales: cronogramas, Moore y Mealy · Síntesis de máquinas de estados finitos a partir del grafo o la tabla · Descripción de máquinas de estados en VHDL · Registros, contadores y memorias: detección y generación de secuencias · Temporización y sincronización de circuitos síncronos
- Pregunta 1 · Análisis de circuitos secuenciales: cronogramas, Moore y Mealy
A partir del circuito secuencial con dos biestables D disparados por flanco de subida, con entradas asíncronas RST y SET a nivel alto, una puerta NOR y un MUX 2:1, dibujar el cronograma de los… - Pregunta 2 · Temporización y sincronización de circuitos síncronos
Explicar la diferencia conceptual y operativa entre reset síncrono y asíncrono en un biestable y dibujar un cronograma ilustrativo. - Pregunta 3 · Registros, contadores y memorias: detección y generación de secuencias
Diseña a nivel lógico un registro de desplazamiento síncrono de 4 bits con entradas Sin, In3..In0, CK, CE, OE, RESET, y salidas Sout, out3..out0 triestado, y val8 activa para q3q2q1q0 = 1000.… - Pregunta 4 · Síntesis de máquinas de estados finitos a partir del grafo o la tabla
Pregunta 4 (10 puntos). Control de tráfico en un cruce mediante máquina de estados finitos. En el apartado a) se pide identificar cuál de los grafos (Grafo 1, Grafo 2 o Grafo 3) corresponde a la… - Pregunta 5 · Descripción de máquinas de estados en VHDL
Pregunta 5 (10 puntos). Análisis e implementación de una MEF descrita en VHDL (TriProces): determinar si es Moore o Mealy, seleccionar y completar el diagrama de bloques, implementar estructuralmente…
También puedes estudiar por temas
Practica un tema con ejercicios de los exámenes de todos los años, mezclados.
- Registros, contadores y memorias: detección y generación de secuencias · 8 problemas · 45 % de que salga
- Descripción de máquinas de estados en VHDL · 5 problemas · 45 % de que salga
- Análisis de circuitos secuenciales: cronogramas, Moore y Mealy · 4 problemas · 40 % de que salga
- Temporización y sincronización de circuitos síncronos · 4 problemas · 40 % de que salga
- Síntesis de máquinas de estados finitos a partir del grafo o la tabla · 3 problemas · 30 % de que salga
- Álgebra de Boole y minimización de funciones · 6 problemas · 50 % de que salga