Pregunta 2 · Fonaments dels Computadors UAB 2018
Tema: Registros, contadores y memorias: detección y generación de secuencias · Del examen Examen Parcial Bloque 2 - Curso 2018-2019 (2018)
Enunciado
Pregunta 2 (10 puntos). Diseño de registro multifunción de 3 bits
Se desea diseñar un registro de 3 bits () que satisfaga las siguientes especificaciones:
Dispone de una entrada de carga serie IN-SERIE y tres salidas en paralelo OUT2, OUT1, OUT0.
Incorpora una entrada INIT que, al activarse, provoca la inicialización asíncrona del registro al valor binario .
Cuenta con una señal de habilitación de salidas OE (Output Enable) que controla las salidas en paralelo mediante búferes triestado.
Dispone de una salida indicadora val6 que se activa con nivel alto ('1') únicamente cuando el registro almacena el valor binario (el número 6 en decimal).
La operación síncrona del registro se gobierna mediante dos líneas de selección, y , conforme a la siguiente tabla de modos de operación:
Función
0
0
Inicialización síncrona al valor 100
0
1
División entera por 2 (desplazamiento a la derecha con entrada de un '0' por el MSB)
1
0
Desplazamiento de un bit a la izquierda. El biestable de menor peso carga el valor procedente de la entrada IN-SERIE
1
1
Inversión bit a bit (complemento a 1) del contenido actual del registro
1.
Estructura y lógica de entrada a los biestables: se emplea para cada biestable un multiplexor 4 a 1 gobernado por . Indica el valor o señal conectado a cada canal de entrada de los MUX: [6 puntos]
Canal ()
(MSB, )
()
(LSB, )
Canal 0 (00)
Canal 1 (01)
Canal 2 (10)
Canal 3 (11)
2.
Inicialización asíncrona al valor : ¿A qué entradas asíncronas de los biestables (Set / Reset) se conecta la señal INIT ? [1 punto]
3.
Salidas con tercer estado (OE): Describe la conexión y ecuación lógica de las salidas con respecto a y la señal de habilitación . [2 puntos]
4.
Circuito detector de valor 6 ( val6): Escribe la ecuación lógica booleana de la salida val6 en función del contenido del registro (). [1 punto]

Solución
Según los criterios oficiales de corrección
Canal 0 (00 - Carga síncrona de 100):
Solución: 1
Canal 0 (00 - Carga síncrona de 100):
Solución: 0
Canal 0 (00 - Carga síncrona de 100):
Solución: 0
Canal 1 (01 - División por 2, desplazamiento a la derecha):
Solución: 0
Canal 1 (01 - División por 2, desplazamiento a la derecha):
Solución: q2
Canal 1 (01 - División por 2, desplazamiento a la derecha):
Solución: q1
Canal 2 (10 - Desplazamiento a la izquierda):
Solución: q1
Canal 2 (10 - Desplazamiento a la izquierda):
Solución: q0
Canal 2 (10 - Desplazamiento a la izquierda):
Solución: IN-SERIE
Canal 3 (11 - Inversión bit a bit):
Solución: /q2
Canal 3 (11 - Inversión bit a bit):
Solución: /q1
Canal 3 (11 - Inversión bit a bit):
Solución: /q0
Inicialización asíncrona: conexión de INIT en FF2
Solución: R / Reset
Inicialización asíncrona: conexión de INIT en FF1 y FF0
Solución: S / Set
Salidas con tercer estado (OE): descripción o ecuaciones
Solución: OUT2 = q2 si OE = 1; OUT1 = q1 si OE = 1; OUT0 = q0 si OE = 1 (alta impedancia si OE = 0)
Circuito detector de valor 6 (val6): ecuación booleana
Solución: q2 · q1 · /q0 / q2 · q1 · nq0
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