Ejercicios de Registros, contadores y memorias: detección y generación de secuencias
8 ejercicios de Registros, contadores y memorias: detección y generación de secuencias que han salido en los exámenes de Fonaments dels Computadors de la…
Pregunta 3 · 2023
Análisis de un circuito con contador síncrono de 3 bits y decodificación combinacional para obtener la secuencia hexadecimal periódica.
Pregunta 4 (a y b) - Divisor y detector · 2023
Apartados 4.a y 4.b de la Pregunta 4: Diseño de un divisor de frecuencia de 1000 MHz a 125 MHz mediante contadores y diseño/justificación de un detector de secuencias continuas de 6 dígitos hexadecimales mediante registros de desplazamiento y lógica combinacional.
Pregunta 3 · 2023
Analizar un circuito secuencial con un contador síncrono binario de 3 bits con recorte de ciclo por carga síncrona en 101_2 (load = q2 · q0) y decodificación de salidas (S3, S2, S1, S0). Deducir la secuencia periódica de dígitos hexadecimales generada.
Pregunta 4.a-b - División de frecuencia y generad… · 2023
Pregunta 4.a: Explicar el fundamento y diseño de un divisor de frecuencia de 1600 MHz a 200 MHz. Pregunta 4.b: Razonar la validez de la afirmación sobre generación de secuencias de 6 dígitos hexadecimales con registros de desplazamiento y explicar su diseño correcto.
Pregunta 2 · 2022
Pregunta 2 (2,5 puntos). Generador de secuencia cíclica hexadecimal. Diseño y comparación de alternativas para emitir cíclicamente una secuencia fija de 17 dígitos hexadecimales por una salida Out: a) Número de estados y flip-flops con máquina de Moore y diagrama de bloques genérico (CC1, Memoria, CC2). b) Diseño…
Pregunta 4 · 2022
Registro de desplazamiento de 6 bits con carga paralela y desplazamiento a la derecha introduciendo un 1 en q5, con etapas inferiores q2, q1, q0 conectadas a la salida negada de la etapa previa. a) Completar el cronograma en 9 ciclos. b) Modificaciones para inicialización asíncrona INIT a 45 (101101 en binario). c)…
Pregunta 2 · 2018
Diseño de un registro multifunción de 3 bits con multiplexores (carga 100, división entera por 2, desplazamiento a la izquierda e inversión de bits), inicialización asíncrona a 011_2 mediante entradas Set/Reset, salidas triestado gobernadas por OE y detector de estado val6 = q2·q1·/q0.
Pregunta 3 · 2018
Diseña a nivel lógico un registro de desplazamiento síncrono de 4 bits con entradas Sin, In3..In0, CK, CE, OE, RESET, y salidas Sout, out3..out0 triestado, y val8 activa para q3q2q1q0 = 1000. Operaciones controladas por LR: 00 retención, 01 desplazamiento a la derecha, 10 desplazamiento a la izquierda, 11 carga…
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