Pregunta 3 · Fonaments dels Computadors UAB 2018

Diseña el esquema a nivel lógico de un registro de desplazamiento síncrono de 4 bits.

Solución: Esquema lógico modular compuesto por: 1. 4 flip-flops D ($ff_3, ff_2, ff_1, ff_0$) con entrada de puesta a cero asíncrona conectada a la línea común $RESET$. 2. 4 multiplexores 4 a 1 (uno por cada biestable) controlados por las líneas $LR$: - MUX 3 (MSB): Canal 0 = $q_3$, Canal 1 = $Sin$, Canal 2 = $q_2$, Canal 3 = $In_3$ - MUX 2: Canal 0 = $q_2$, Canal 1 = $q_3$, Canal 2 = $q_1$, Canal 3 = $In_2$ - MUX 1: Canal 0 = $q_1$, Canal 1 = $q_2$, Canal 2 = $q_0$, Canal 3 = $In_1$ - MUX 0 (LSB): Canal 0 = $q_0$, Canal 1 = $q_1$, Canal 2 = $Sin$, Canal 3 = $In_0$ 3. Cuatro búferes triestado para las salidas paralelas ($out_3..out_0$) gobernados por $OE$. 4. Salida serie $Sout$ conectada a la salida del biestable menos significativo $q_0$ (o alternativamente multiplexada con $q_3$). 5. Puerta AND de 4 entradas que evalúa $val8 = q_3 \cdot \overline{q_2} \cdot \overline{q_1} \cdot \overline{q_0}$. 6. Señal de reloj $CK$ habilitada mediante compuerta con $CE$ antes de llegar a los biestables.

Describe la estructura de los bloques lógicos implementados (elementos de memoria, multiplexores de selección, salidas triestado, salida serie, detección de val8 y control de reloj):

Solución: 1. 4 flip-flops D con reset asíncrono común a RESET. 2. 4 multiplexores 4:1 controlados por LR que seleccionan retención (00), desplazamiento a derecha (01), desplazamiento a izquierda (10) o carga paralela (11). 3. 4 búferes triestado habilitados por OE para out3..out0. 4. Salida serie Sout = q0. 5. Puerta AND de 4 entradas val8 = q3 · ~q2 · ~q1 · ~q0. 6. Reloj CK condicionado por CE.