Examen de Fonaments dels Computadors UAB 2018 · Parcial Bloque 2 (Curso 2018-2019)

Pregunta 1 (5 puntos). Cronograma de circuito secuencial con biestables D

Considera el circuito secuencial de la figura, compuesto por dos biestables tipo D disparados por flanco positivo, con entradas asíncronas de puesta a cero (RST) y puesta a uno (SET) activas a nivel alto, una puerta lógica NOR y un multiplexor 2 a 1:

A partir de la evolución temporal de las señales de entrada CK, RST, SET, A y B, dibuja y completa el cronograma detallado de los estados internos de los biestables ( q 1 y q 0) y de la salida final Y.

Pregunta 2 (5 puntos). Reset síncrono frente a asíncrono

Explica detalladamente la diferencia conceptual y operativa entre una señal de RESET síncrono y una de RESET asíncrono sobre un elemento de memoria biestable. Dibuja un cronograma ilustrativo que acompañe y respalde la explicación.

Pregunta 3 (10 puntos). Diseño de un registro de desplazamiento de 4 bits

Diseña el esquema a nivel lógico de un registro de desplazamiento síncrono de 4 bits con las siguientes especificaciones:

Entradas: entrada serie ( Sin), entradas paralelas ( In 3, In 2, In 1, In 0), reloj ( CK), habilitación de reloj ( CE), habilitación de salida ( OE) y puesta a cero asíncrona ( RESET).

Salidas: salida serie ( Sout), salidas paralelas triestado ( out 3, out 2, out 1, out 0) y una salida indicadora val8, que debe activarse a '1' cuando el contenido del registro sea exactamente el valor binario 1000 ( q 3 q 2 q 1 q 0 = 1000 2).

Dos líneas de control L, R que determinan la operación a realizar de acuerdo con la tabla:

LR

Operación

00

Retención (sin desplazamiento).

01

Desplazamiento de 1 bit a la derecha. El biestable de mayor peso carga el bit presente en Sin.

10

Desplazamiento de 1 bit a la izquierda. El biestable de menor peso carga el bit presente en Sin.

11

Carga paralela síncrona desde las entradas In 3.. In 0.

Pregunta 4 (10 puntos). Control de tráfico en un cruce mediante máquina de estados

Se desea controlar el cruce entre dos vías de circulación sin paso de peatones: Norte-Sur (N-S) y Oeste-Este (O-E). Los vehículos solo pueden circular en dichos sentidos o efectuar giros hacia el este/sur.

Cada vía dispone de un sensor de presencia: $SN$ (vehículos esperando en N-S) y $SO$ (vehículos esperando en O-E). Los semáforos se controlan mediante $GN$ (semáforo Norte: $1 = \text{verde}$, $0 = \text{rojo}$) y $GO$ (semáforo Oeste: $1 = \text{verde}$, $0 = \text{rojo}$). Las condiciones de operación son:

Si no se detectan vehículos ($SN = SO = 0$), ambos semáforos se mantienen en rojo ($GN = GO = 0$).

Toda transición entre sentidos habilitados debe pasar obligatoriamente por una fase intermedia donde ambos semáforos estén en rojo ($GN = GO = 0$).

Mientras haya tráfico en el sentido habilitado, se mantiene el semáforo en verde hasta que su sensor pase a 0; solo entonces se transita a la parada con ambos en rojo.

Si con ambos semáforos en rojo hay presencia simultánea en ambas vías:

Opción 1: Se da prioridad a la circulación Oeste-Este (O-E).

Opción 2: Se da prioridad al sentido opuesto al último que tuvo paso.

a)

Indica y razona cuál o cuáles de los grafos propuestos (Grafo 1, Grafo 2, Grafo 3) corresponden a la opción 1 y cuál o cuáles a la opción 2. [3 puntos]

b)

Enumera de forma concisa los pasos metodológicos necesarios para realizar el diseño completo de un sistema secuencial síncrono. [3 puntos]

c)

Diseña detalladamente el sistema secuencial correspondiente al Grafo 3 ejecutando la metodología del apartado anterior. Expresa las funciones del estado siguiente como suma de minitérminos más términos indiferentes redundantes ($\sum m(...) + \sum r(...)$), considerando el vector de 4 variables $(q_1, q_0, SN, SO)$ y la codificación de estados: $\text{STOP}=00$, $\text{GNS}=01$, $\text{GOE}=10$. [4 puntos]

Pregunta 5 (10 puntos). MEF en VHDL: análisis e implementación

Dado el siguiente modelo VHDL que describe una máquina de estados finitos (MEF):

library ieee;

use ieee.std_logic_1164.all;

entity TriProces is

port ( clk, rst: in std_logic;

x, y: in std_logic;

z: out std_logic);

end TriProces;

architecture behavior of TriProces is

type estados is range 0 to 3;

signal cs, ns: estados;

begin

synchroProc: process (clk, rst)

begin

if rst = '1' then cs <= 0;

elsif (clk'event and clk = '1') then

cs <= ns;

end if;

end process synchroProc;

NsProc: process (cs, x, y)

begin

ns <= cs;

case cs is

when 0 => if (not(x xor y)='1') then ns <= 1; end if;

when 1 => if (x='1') then ns <= 2; else ns <= 3; end if;

when 2 => ns <= 3;

when 3 => if ((x xor y)='1') then ns <= 0; end if;

end case;

end process NsProc;

OutProc: process (cs, x, y)

begin

case cs is

when 0 => z <= not(x xor y);

when 1 => z <= x;

when 2 => z <= y;

when 3 => z <= x xor y;

end case;

end process OutProc;

end architecture behavior;

Se pide responder a los siguientes apartados:

a.

Justifica si el diseño modela una máquina de Moore o de Mealy. A la vista del diagrama de bloques propuesto, selecciona cuál es la opción correcta (Opción A u Opción B) y complétala asociando a cada bloque el nombre del proceso VHDL correspondiente, así como los nombres y anchos en bits de todas las señales.

b.

Realiza la implementación lógica directa del bloque combinacional de estado siguiente modelado por el proceso NsProc empleando prioritariamente multiplexores y puertas lógicas.

c.

Dibuja el grafo completo de transición de estados de la MEF.