Pregunta 4 · Introducció als Computadors UPC 2013

Tema: Circuits seqüencials: síntesi i implementació · Del examen Examen Parcial E2 (28 de octubre de 2013) (2013)

Enunciado

Pregunta 4 (2 puntos). Diseño de FSM para detector con tolerancia a fallos

Se desea diseñar un circuito lógico secuencial síncrono (CLS) con dos entradas, xx e yy, y una salida, ErrErr, que verifique la coincidencia bit a bit entre dos secuencias con cierta tolerancia a errores. Se define que ambas secuencias son equivalentes si difieren en bits aislados, pero se considerará error si aparecen dos discrepancias consecutivas (es decir, x≠yx \neq y en dos ciclos seguidos).

En el ciclo inmediatamente posterior a la detección de dos diferencias seguidas, el circuito debe activar la salida Err=1Err = 1 durante un ciclo. El ciclo inicial y cada ciclo en el que Err=1Err = 1 marcan el comienzo de una nueva secuencia de comparación.

A continuación se muestra un cronograma ilustrativo:

Ciclo

0

1

2

3

4

5

6

7

8

9

10

x

0

1

1

0

0

1

0

0

1

1

0

y

0

1

0

0

0

0

1

1

0

0

0

Err

0

0

0

0

0

0

0

1

0

1

0

Completa el grafo de estados de tipo Moore dibujando las transiciones y etiquetas correspondientes (x,yx, y) sobre la estructura de estados proporcionada:

Enunciado: Pregunta 4 · Introducció als Computadors UPC 2013

Solución

Según los criterios oficiales de corrección

Completa el grafo de estados de tipo Moore dibujando las transiciones y etiquetas correspondientes (x, y) sobre la estructura de estados proporcionada

Solución: Definición de estados (máquina de Moore): - E0 (Err=0Err = 0): Estado base o de coincidencia. Las entradas son iguales (x=yx = y) o se acaba de iniciar una secuencia. - E1 (Err=0Err = 0): Se ha detectado un bit discrepante (x≠yx \neq y) aislado. Si el siguiente par coincide, se recupera la tolerancia; si vuelve a diferir, se confirma la condición de error. - E2 (Err=1Err = 1): Notificación de error tras dos discrepancias sucesivas. Actúa además como nuevo inicio de secuencia. Transiciones entre estados: - Desde E0: - Si coinciden (xy=00xy = 00 o 1111): permanece en E0. - Si difieren (xy=01xy = 01 o 1010): transita a E1. - Desde E1: - Si coinciden (xy=00xy = 00 o 1111): regresa a E0 (error aislado tolerado). - Si difieren de nuevo (xy=01xy = 01 o 1010): pasa a E2 (dos discrepancias consecutivas). - Desde E2: (Este ciclo procesa el primer bit de la nueva secuencia) - Si coinciden (xy=00xy = 00 o 1111): transita a E0. - Si difieren (xy=01xy = 01 o 1010): transita a E1.

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