Problema 6 · Introducció als Computadors UPC 2012
Tema: Circuits seqüencials: síntesi i implementació · Del examen Examen Parcial E2 (2012-2013 Q1) (2012)
Enunciado
Exercici 6 (1,5 punts). Disseny d'un circuit seqüencial detector amb retard
Es vol dissenyar un circuit seqüencial (CLS) amb una entrada d'un bit i una sortida d'un bit . El sistema calcula la sortida segons la relació temporal per a tot cicle assumint condicions inicials i .
S'inclou un cronograma d'exemple amb el comportament funcional:
Cicle
0
1
2
3
4
5
x
0
0
1
0
1
0
w
1
1
1
1
0
1
Completeu el següent graf d'estats assignant a cada estat la sortida associada i les transicions etiquetades amb l'entrada :
Dibuixeu el graf complet respost a mà sobre paper (assignant valors de sortida dins de cada estat i totes les transicions etiquetades amb l'entrada o ) i adjunteu una fotografia clara de la solució.

Solución
Según los criterios oficiales de corrección
Completeu el següent graf d'estats assignant a cada estat la sortida associada w i les transicions etiquetades amb l'entrada X
Solución: El graf d'estats completat correspon a la codificació dels dos últims bits rebuts per l'entrada . Com que cal recordar els valors d' i , són necessaris 4 estats: - Estat (representa ): sortida . Transicions: si roman a ; si passa a . - Estat (representa ): sortida . Transicions: si passa a ; si passa a . - Estat (representa ): sortida . Transicions: si passa a ; si passa a . - Estat (representa ): sortida . Transicions: si passa a ; si roman a .
La explicación paso a paso, hecha con IA, es Premium. Premium
Resuélvelo aquí mismo: corrección automática, pistas y solución paso a paso.
‹ Ejercicio 4 - Implementació · 2012 · Ejercicio 4 · 2012 ›