Ejercicios de Circuits seqüencials: síntesi i implementació

10 ejercicios de Circuits seqüencials: síntesi i implementació que han salido en los exámenes de Introducció als Computadors de la UPC…

Ejercicio 2 · 2014

Autómata de Moore detector/filtro de pulsos con retardo de dos ciclos. Completar el grafo de 4 estados (E0, E1, E2, E3) especificando las salidas w asociadas a cada estado y los arcos de transición con la entrada x.

Ejercicio 3 - Implementació amb ROM · 2014

Determinar los parámetros p, n, k y b para implementar el circuito secuencial con 3 biestables, una memoria ROM de p palabras de n bits y un multiplexor de buses de k a 1 de b bits.

Ejercicio 3.b · 2013

Indicar el contenido binario de cada posición de la ROM de estado siguiente (16 posiciones de 2 bits) y de la ROM de salidas (4 posiciones de 2 bits) para implementar el autómata.

Ejercicio 5.c · 2013

Indicar el número de palabras y anchura en bits de palabra de dos memorias ROM (una para estado siguiente y otra para salidas) para implementar la UC con el número mínimo de biestables.

Pregunta 2 - Síntesi amb ROM · 2013

Pregunta 2 apartado c: Calcular el tamaño mínimo necesario de la memoria ROM (número de palabras y bits por palabra) al sustituir la lógica combinacional y usar un multiplexor de buses gobernado por x.

Pregunta 4 · 2013

Diseñar un circuito secuencial síncrono de tipo Moore con entradas x, y y salida Err que detecte dos discrepancias consecutivas bit a bit (x ≠ y en dos ciclos seguidos). Completar el grafo de estados dibujando transiciones y condiciones.

Ejercicio 4 - Implementació · 2012

Calcular els paràmetres d'implementació d'un CLS Moore amb una ROM i un MUX de busos: nombre de biestables, nombre de paraules de la ROM, bits per paraula de la ROM, valor de k per al MUX-k-1 i nombre de bits de cada bus.

Problema 6 · 2012

Disseny d'un circuit seqüencial (CLS) amb una entrada X i una sortida W que implementa la relació w(c) = !x(c-2) amb x(-2)=0 i x(-1)=0. Completar el graf d'estats de Moore de 4 estats amb sortides w i transicions segons X.

Ejercicio 4 · 2012

Diseñar un circuito secuencial reconocedor cuya salida w vale 1 en el ciclo c siempre y cuando la entrada x haya sido 1 en c - 3 y no haya habido ningún otro 1 hasta c. Se pide: a) dibujar el grafo de estados de Moore con leyenda, y b) completar el cronograma simplificado.

Problema 4 · Examen 2 (temas 4, 5, 6 y 7)

Completar la fila de estados (ciclos 01 a 19) y la salida w (ciclos 11 a 19) en el cronograma de un autómata secuencial CLS, y completar el grafo de estados de Moore con su leyenda.

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