Examen de Introducció als Computadors UPC 2013 · 2 (8 de abril de 2013)

Ejercicio 1 (2 puntos). Operaciones con sumador y restador de 4 bits

A partir del esquema lógico con bloques combinacionales de 4 bits que se presenta a continuación, completad todas las casillas vacías de la tabla para cada una de las cuatro combinaciones de entrada (filas a, b, c y d).

Los valores de los buses de 4 bits $X$, $Y$, $W$ y $Z$ deben indicarse en numeración hexadecimal. Para las magnitudes interpretadas en decimal, utilizad el subíndice $u$ para naturales sin signo y el subíndice $s$ para enteros en complemento a dos.

1

X

2

Xu

3

Xs

4

Y

5

Yu

6

Ys

7

Ca

8

Va

9

W

10

Wu

11

Ws

12

Bs

13

Vs

14

Z

15

Zu

16

Zs

a

C

9

b

3

5

c

B

D

d

6

9

Ejercicio 2 [1 punto]. Análisis y grafo de estados de circuito con ROM y MUX

Dado el siguiente circuito secuencial síncrono, cuyos biestables parten inicialmente del valor 0, dibujad el correspondiente grafo de estados incluyendo la leyenda empleada.

A partir del grafo de estados de tipo Moore y la estructura lógica con biestables D y dos memorias ROM que lo implementa:

a. Completad el cronograma simplificado con la evolución temporal para la secuencia de entradas dada:

Ciclo: · 00 · 01 · 02 · 03 · 04 · 05 · 06 · 07 · 08 · 09 · 10

Estado: q1, q0 · 00

Entradas: x1, x0 · 00 · 01 · 11 · 01 · 01 · 11 · 00 · 00 · 00 · 11 · 00

Salidas: w1, w0

A partir del grafo de estados de tipo Moore y la estructura lógica con biestables D y dos memorias ROM que lo implementa:

b. Indicad el contenido binario ( 0, 1 o x) de cada una de las posiciones de ambas memorias ROM para asegurar el funcionamiento correcto del autómata:

ROM de estado siguiente (q1+, q0+)

Direcciones conectadas en el orden: bit 0: $x_0$, bit 1: $x_1$, bit 2: $q_0$, bit 3: $q_1$. Dirección = $q_1q_0x_1x_0$

Dir · q1 q0 x1 x0 · q1+ q0+

ROM de salidas (w1, w0)

Direcciones conectadas a $q_1q_0$ (bit 0: $q_0$, bit 1: $q_1$).

Dir · q1 q0 · w1 w0

Ejercicio 4 (1,5 puntos). Circuito secuencial simple con análisis temporal de retardos

Dado el esquema lógico del circuito secuencial de la figura, sabiendo que los retardos de propagación de los elementos son:

Puerta NOT: $Tp(\text{Not}) = 10\text{ ut}$

Puerta XOR: $Tp(\text{Xor}) = 20\text{ ut}$ (se asume que nunca genera pulsos espurios o glitches)

Biestable: $Tp(\text{Biestable}) = 40\text{ ut}$

a)

Dibujar el grafo de estados correspondiente y especificar la leyenda utilizada (0,5 puntos).

b)

Completar el cronograma detallado de las señales $q$, $q^+$ y $w$ en la cuadrícula temporal provista (1 punto):

Diseño y temporización de la UC y UP del PPE Z^2

La figura muestra la Unidad de Control (UC) y la Unidad de Proceso (UP) del Procesador de Propósito Específico (PPE) $Z^2$, encargado de calcular el cuadrado de un número natural $Z_u$ ($Z_u > 0$) mediante acumulaciones sucesivas $A = A + Z_u$ efectuadas $Z_u - 1$ veces.

El procesador se comunica con el entorno a través de:

Dos buses de datos de 16 bits: entrada $Z$ y salida $ZZ$.

Dos líneas de control de 1 bit: entrada $Vz$ y salida $Vzz$.

Cuando en el ciclo $c$ se activa $Vz = 1$, el PPE interpreta que en el ciclo inmediato posterior $c + 1$ el nuevo operando estará presente en el bus $Z$, debiendo abortar cualquier operación en curso e iniciar el cálculo de $(Z_u^2)\%2^{16}$. Para validar el resultado, activa durante un único ciclo la señal $Vzz = 1$ simultáneamente a la entrega del valor en $ZZ$.

a. Completad el grafo de estados de la UC agregando los arcos, sus etiquetas de transición y las salidas en los nodos según la leyenda indicada (2,5 puntos):

Diseño y temporización de la UC y UP del PPE Z^2

La figura muestra la Unidad de Control (UC) y la Unidad de Proceso (UP) del Procesador de Propósito Específico (PPE) $Z^2$, encargado de calcular el cuadrado de un número natural $Z_u$ ($Z_u > 0$) mediante acumulaciones sucesivas $A = A + Z_u$ efectuadas $Z_u - 1$ veces.

El procesador se comunica con el entorno a través de:

Dos buses de datos de 16 bits: entrada $Z$ y salida $ZZ$.

Dos líneas de control de 1 bit: entrada $Vz$ y salida $Vzz$.

Cuando en el ciclo $c$ se activa $Vz = 1$, el PPE interpreta que en el ciclo inmediato posterior $c + 1$ el nuevo operando estará presente en el bus $Z$, debiendo abortar cualquier operación en curso e iniciar el cálculo de $(Z_u^2)\%2^{16}$. Para validar el resultado, activa durante un único ciclo la señal $Vzz = 1$ simultáneamente a la entrega del valor en $ZZ$.

b. Determinad el camino crítico del sistema listando todos los bloques por los que transita y calculad el tiempo de ciclo mínimo admisible (1,5 puntos).

Hipótesis temporales:

Las entradas del procesador se encuentran estables $130\text{ ut}$ tras el inicio del ciclo de reloj.

Las salidas deben quedar estables como mínimo $400\text{ ut}$ antes de que finalice el ciclo.

Retardo de cualquier biestable del sistema: $Tp(\text{Biestable}) = 100\text{ ut}$.

Retardos combinacionales: $Tp(\text{ADD}) = Tp(-1) = 400\text{ ut}$, $Tp(\text{MUX } 2\text{ a } 1) = 50\text{ ut}$, $Tp(\text{MUX } 4\text{ a } 1) = 100\text{ ut}$, $Tp(Z) = 80\text{ ut}$ (detector de cero), $Tp(\text{ROM}) = 40\text{ ut}$.

1.

2.

Diseño y temporización de la UC y UP del PPE Z^2

La figura muestra la Unidad de Control (UC) y la Unidad de Proceso (UP) del Procesador de Propósito Específico (PPE) $Z^2$, encargado de calcular el cuadrado de un número natural $Z_u$ ($Z_u > 0$) mediante acumulaciones sucesivas $A = A + Z_u$ efectuadas $Z_u - 1$ veces.

El procesador se comunica con el entorno a través de:

Dos buses de datos de 16 bits: entrada $Z$ y salida $ZZ$.

Dos líneas de control de 1 bit: entrada $Vz$ y salida $Vzz$.

Cuando en el ciclo $c$ se activa $Vz = 1$, el PPE interpreta que en el ciclo inmediato posterior $c + 1$ el nuevo operando estará presente en el bus $Z$, debiendo abortar cualquier operación en curso e iniciar el cálculo de $(Z_u^2)\%2^{16}$. Para validar el resultado, activa durante un único ciclo la señal $Vzz = 1$ simultáneamente a la entrega del valor en $ZZ$.

c. Si la Unidad de Control se implementase mediante el número estrictamente mínimo de biestables junto con dos memorias ROM (una para el cálculo del estado siguiente y otra para la generación de las señales de salida), indicad el número de palabras y la anchura en bits de palabra de cada memoria (0,5 puntos).

1.

2.