Ejercicio 3.a · Introducció als Computadors UPC 2013
Tema: Circuits seqüencials: anàlisi · Del examen Examen 2 (8 de abril de 2013) (2013)
Enunciado
A partir del grafo de estados de tipo Moore y la estructura lógica con biestables D y dos memorias ROM que lo implementa:
a. Completad el cronograma simplificado con la evolución temporal para la secuencia de entradas dada:
Ciclo: · 00 · 01 · 02 · 03 · 04 · 05 · 06 · 07 · 08 · 09 · 10
Estado: q1, q0 · 00
Entradas: x1, x0 · 00 · 01 · 11 · 01 · 01 · 11 · 00 · 00 · 00 · 11 · 00
Salidas: w1, w0
Solución
Según los criterios oficiales de corrección
Estado q1, q0 en ciclo 01
Solución: 00
Estado q1, q0 en ciclo 02
Solución: 00
Estado q1, q0 en ciclo 03
Solución: 01
Estado q1, q0 en ciclo 04
Solución: 10
Estado q1, q0 en ciclo 05
Solución: 01
Estado q1, q0 en ciclo 06
Solución: 01
Estado q1, q0 en ciclo 07
Solución: 10
Estado q1, q0 en ciclo 08
Solución: 11
Estado q1, q0 en ciclo 09
Solución: 00
Estado q1, q0 en ciclo 10
Solución: 01
Salidas w1, w0 en ciclo 00
Solución: 00
Salidas w1, w0 en ciclo 01
Solución: 00
Salidas w1, w0 en ciclo 02
Solución: 00
Salidas w1, w0 en ciclo 03
Solución: 10
Salidas w1, w0 en ciclo 04
Solución: 11
Salidas w1, w0 en ciclo 05
Solución: 10
Salidas w1, w0 en ciclo 06
Solución: 10
Salidas w1, w0 en ciclo 07
Solución: 11
Salidas w1, w0 en ciclo 08
Solución: 11
Salidas w1, w0 en ciclo 09
Solución: 00
Salidas w1, w0 en ciclo 10
Solución: 10
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Resuélvelo aquí mismo: corrección automática, pistas y solución paso a paso.
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