Examen de Introducció als Computadors UPC 2012 · Parcial E2 (2012-2013 Q1)

Exercici 1 [0,25 punts]. Rang en Ca2 de 7 bits

Determineu l'interval o rang de valors enters que es poden codificar utilitzant el sistema de representació en Complement a 2 (Ca2) amb una mida de paraula de 7 bits.

Exercici 2 (0,75 punts). Circuit combinacional amb operacions aritmètiques

A partir del circuit combinacional que es mostra a continuació i tenint en compte els valors binaris de 8 bits proporcionats per a les entrades $X$ i $Y$, determineu les sortides sol·licitades i ompliu les cel·les buides de la taula. Indiqueu el resultat $W$ en binari de 8 bits, així com els seus valors interpretats en decimal sense signe ($W_u$) i amb signe en Ca2 ($W_s$), a més dels senyals de condició $a, b, c, d$.

X

Y

CLC

W

Wu

Ws

a

b

c

d

01110111

11111110

LTU ($X_u < Y_u$)

11111110

00111010

EQ ($X = Y$)

11111111

11010101

LT ($X_s < Y_s$)

Exercici 3 (1,5 punts). Anàlisi temporal i camí crític d'un CLS

Considereu el circuit seqüencial (CLS) representat en l'esquema inferior. S'especifiquen els temps de propagació dels components següents:

$T_{\mathrm{pFF0}} = 50\text{ ut}$

$T_{\mathrm{pFF1}} = 50\text{ ut}$

$T_{\mathrm{pAND}} = 20\text{ ut}$

$T_{\mathrm{pOR}} = 20\text{ ut}$

$T_{\mathrm{pNOT}} = 10\text{ ut}$

Bloc combinacional A: retard des de les entrades $a, b, c$ a les sortides $d, e$ segons la taula incorporada.

Les entrades s'estabilitzen $30\text{ ut}$ després del flanc del rellotge. Les sortides han d'estar estables $15\text{ ut}$ abans que es produeixi el següent flanc ascendent.

Es demana:

a)

Identificar el camí crític del circuit indicant la seqüència exacta de senyals, portes i blocs pels quals es propaga (especificant l'entrada i sortida de cada element travessat).

b)

Calcular el temps de cicle mínim ($T_{\text{cicle}}$).

A partir del graf d'estats d'un circuit seqüencial (CLS) que s'adjunta tot seguit:

a. Completeu la taula de sortides per a cadascun dels estats possibles i les files de la taula de transicions corresponents als estats 011 i 100:

q2 · q1 · q0 · w1 · w0

0 · 0 · 0

0 · 0 · 1

0 · 1 · 0

0 · 1 · 1

1 · 0 · 0

1 · 0 · 1

1 · 1 · 0

1 · 1 · 1

q2 · q1 · q0 · x1 · x0 · q2+ · q1+ · q0+

0 · 1 · 1 · 0 · 0

0 · 1 · 1 · 0 · 1

0 · 1 · 1 · 1 · 0

0 · 1 · 1 · 1 · 1

1 · 0 · 0 · 0 · 0

1 · 0 · 0 · 0 · 1

1 · 0 · 0 · 1 · 0

1 · 0 · 0 · 1 · 1

b. Completeu el següent cronograma simplificat segons el comportament del graf d'estats, tenint en compte que l'estat inicial en el cicle 0 és 000:

Cicle · 0 · 1 · 2 · 3 · 4 · 5 · 6 · 7 · 8

x1 x0 · 00 · 10 · 01 · 11 · 00 · 10 · 01 · 00 · 11

q2 q1 q0 · 000

w1 w0

A partir del graf d'estats d'un circuit seqüencial (CLS) que s'adjunta tot seguit:

c. Si s'implementa aquest CLS segons el model de Moore emprant una única memòria ROM i un multiplexor de busos: quants biestables són necessaris? Quantes paraules ha de tenir la ROM i quants bits ha de tenir cada paraula? Quant val $k$ si el multiplexor de busos és un MUX-$k$-1? Quants bits té cada bus del multiplexor?

#Biestables · #Paraules ROM · #Bits/Paraula ROM · k · #Bits/Bus

Exercici 5 (1 punt). Qüestions sobre el protocol Handshaking

Indiqueu la certesa (C) o falsedat (F) de cadascuna de les afirmacions següents referents a un protocol de sincronització per handshaking iniciat per l'emissor:

C

F

Exercici 6 (1,5 punts). Disseny d'un circuit seqüencial detector amb retard

Es vol dissenyar un circuit seqüencial (CLS) amb una entrada d'un bit $X$ i una sortida d'un bit $W$. El sistema calcula la sortida segons la relació temporal $w(c) = !x(c-2)$ per a tot cicle $c = 0, 1, 2, \dots$ assumint condicions inicials $x(-2) = 0$ i $x(-1) = 0$.

S'inclou un cronograma d'exemple amb el comportament funcional:

Cicle

0

1

2

3

4

5

x

0

0

1

0

1

0

w

1

1

1

1

0

1

Completeu el següent graf d'estats assignant a cada estat la sortida associada $w$ i les transicions etiquetades amb l'entrada $X$:

Dibuixeu el graf complet respost a mà sobre paper (assignant valors de sortida $w$ dins de cada estat $E_0, E_1, E_2, E_3$ i totes les transicions etiquetades amb l'entrada $X=0$ o $X=1$) i adjunteu una fotografia clara de la solució.

Exercici 7 (2,5 punts). Disseny d'un PPE decrementador

Es vol dissenyar un processador de propòsit específic (PPE) que implementi un bloc decrementador (bloc DEC).

Els senyals d'entrada són Ini i Dec, i un bus de dades d'$n$ bits $X$. Els senyals de sortida són Fi i un bus de dades d'$n$ bits $W$. Sigui $c$ el cicle en què $\text{Ini}(c) == 1$; en aquest cas, el valor d'$X$ es mostrarà al bus $W$ en el cicle següent: $W(c + 1) = X(c)$. Quan en algun cicle posterior $\text{Dec}(c + k) == 1$, llavors $W(c + k + 2) = W(c + k + 1) - 1$; altrament $W(c + k + 2) = W(c + k + 1)$. Si en el cicle $m$ la sortida arriba a $W(m) == 0$, el circuit activa el senyal Fi en el cicle posterior: $\text{Fi}(m + 1) = 1$.

El PPE ignora el senyal Ini des del cicle $c + 1$ fins al cicle $m$ ($c < m$). A més, ignora Dec en el cicle $c$ i en el cicle $m + 1$. És a dir, el PPE només atén a Dec en els cicles en què ignora Ini, i viceversa.

Comportament de referència:

Cicle

0

1

2

3

4

5

6

7

8

Ini Dec

10

01

01

00

01

01

00

00

00

X

3

3

3

3

3

3

3

3

3

W

-

3

3

2

1

1

0

-1

3

Fi

0

0

0

0

0

0

0

1

0

a)

Identifiqueu cadascun dels senyals i blocs del camí de dades (DataPath) associant-los amb els elements de la llista: senyals ( Mx, Ld, Clk, Zero) i blocs ( REG, REGwLd, Z, -1 que és un circuit combinacional que resta 1):

Component

Identificador assignat

B1

S1

B2

S2

S3

B3

S4

b)

Completeu el graf d'estats i la taula de sortides de la Unitat de Control (UC) del circuit DEC segons el model de Moore:

Estat

Fi

Mx

Ld

$S_0$

$S_1$

$S_2$

$S_3$

c)

Indiqueu quins senyals formen la paraula de control, quins la paraula de condició, i quants biestables fan falta per a la implementació de la màquina d'estats:

Paraula de Control

Paraula de Condició

#Biestables