Apartado 1 · Tecnología e Ingeniería II PAU Murcia Ordinaria 2026

Tema: Electrónica digital combinacional con puertas lógicas · Del examen Ordinaria (2026)

Enunciado

Los raíles de las vías de tren se fabrican normalmente mediante un proceso de laminación en caliente con aceros de elevado contenido en carbono (típicamente entre 0,6 y 0,9% en C) y aleados, entre otros metales, con Manganeso y Silicio, para ser capaces de soportar cargas dinámicas pesadas con desgaste mínimo, ya que estos aceros presentan alta resistencia mecánica, dureza y tenacidad.

Apartado 1. (2,5 puntos). Problema competencial sin opcionalidad. Diseño e implementación de un sistema electrónico combinacional con puertas lógicas.

Se quiere diseñar un sistema electrónico mediante puertas lógicas para controlar la puesta en marcha de un grupo motobomba para evacuar el agua de un aparcamiento subterráneo en caso de inundación. El grupo motobomba está instalado en una arqueta (similar a un pequeño pozo) dentro del propio aparcamiento, y se pondrá en marcha dependiendo de la combinación de 3 variables M, P, T según se indica a continuación:

Siempre que el sensor “M” que detecta el nivel máximo de agua en la arqueta esté activado, y simultáneamente se encuentre abierta la válvula de descarga del caudal bombeado a la red de alcantarillado exterior, en cuyo caso el sensor “P” estará desactivado. Indistintamente de la actuación o no sobre un pulsador manual “T” que pone en marcha el grupo motobomba

Adicionalmente el grupo motobomba también se pondrá en marcha al actuar sobre el pulsador manual “T” (pulsador activado), siempre que la válvula de descarga esté abierta (sensor “P” desactivado), e indistintamente de que el sensor de nivel detecte o no detecte que se ha alcanzado el nivel máximo de agua en la arqueta

Se pide, obtener:

a)

La tabla de verdad y la función lógica de salida en su primera forma canónica desarrollada y compacta (0,75 p.)

Dec

Entradas

Salida

M

P

T

F

b)

Representar la tabla de verdad en un “mapa de Karnaugh” y obtener la función lógica simplificada en forma de “Minterms”. (1 p.)

MP∖TMP \setminus T

0

1

00

01

11

10

c)

Diseñar el circuito lógico utilizando el “mínimo” número de puertas lógicas NAND de dos entradas y simbología normalizada ANSI-IEC. Indicar la salida en cada puerta lógica del circuito diseñado. (0,75 p)

Enunciado: Apartado 1 · Tecnología e Ingeniería II PAU Murcia Ordinaria 2026

Solución

Según los criterios oficiales de corrección

a) Columna Salida F de la tabla de verdad para las combinaciones 0 a 7

Solución: 0, 1, 0, 0, 1, 1, 0, 0

a) Función lógica de salida en su primera forma canónica desarrollada

Solución: F(M,P,T)=M‾⋅P‾⋅T+M⋅P‾⋅T‾+M⋅P‾⋅TF(M,P,T) = \overline{M}\cdot\overline{P}\cdot T + M\cdot\overline{P}\cdot\overline{T} + M\cdot\overline{P}\cdot T

a) Función lógica en su forma canónica compacta

Solución: Σm(1,4,5)\Sigma m(1, 4, 5)

b) Celdas del mapa de Karnaugh para las combinaciones de entradas

Solución: Fila 00: 0, 1; Fila 01: 0, 0; Fila 11: 0, 0; Fila 10: 1, 1

b) Función lógica simplificada en forma de minterms

Solución: F=M⋅P‾+P‾⋅TF = M\cdot\overline{P} + \overline{P}\cdot T

c) Expresión lógica implementable con puertas NAND de 2 entradas

Solución: F=M⋅P‾‾⋅P‾⋅T‾‾F = \overline{\overline{M\cdot\overline{P}} \cdot \overline{\overline{P}\cdot T}}

c) Número mínimo de puertas NAND de 2 entradas necesarias

Solución: 4 / 5

F para Dec = 7 (M=1, P=1, T=1)

Solución: 0

Función lógica de salida F(M,P,T)F(M,P,T) en primera forma canónica desarrollada

Solución: M'·P'·T + M·P'·T' + M·P'·T / M'P'T + MP'T' + MP'T / m1 + m4 + m5 / !M·!P·T + M·!P·!T + M·!P·T / notM·notP·T + M·notP·notT + M·notP·T

Función lógica en forma canónica compacta (ej. Σm(...)\Sigma m(...))

Solución: Σm(1,4,5) / Σm(1, 4, 5) / Σ(1,4,5) / Σ(1, 4, 5) / m(1,4,5) / 1,4,5 / 1, 4, 5 / m1, m4, m5

Karnaugh celda MP=00, T=0

Solución: 0

Karnaugh celda MP=00, T=1

Solución: 1

Karnaugh celda MP=01, T=0

Solución: 0

Karnaugh celda MP=01, T=1

Solución: 0

c) Esquema del circuito lógico utilizando simbología normalizada ANSI-IEC con puertas NAND de 2 entradas

Solución: Circuito con 4 puertas NAND de dos entradas: una como inversor para PP (P‾\overline{P}), dos puertas que calculan M⋅P‾‾\overline{M\cdot\overline{P}} y P‾⋅T‾\overline{\overline{P}\cdot T}, y una cuarta puerta que combina ambas salidas para dar FF.

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