EJERCICIO II.4 · Tecnología e Ingeniería II PAU Murcia Ordinaria 2025

Fila 0 (Dec 0: M=0, P=0, T=0): Salida F

Solución: 0

Fila 1 (Dec 1: M=0, P=0, T=1): Salida F

Solución: 0

Fila 2 (Dec 2: M=0, P=1, T=0): Salida F

Solución: 1

Fila 3 (Dec 3: M=0, P=1, T=1): Salida F

Solución: 1

Fila 4 (Dec 4: M=1, P=0, T=0): Salida F

Solución: 0

Fila 5 (Dec 5: M=1, P=0, T=1): Salida F

Solución: 0

Fila 6 (Dec 6: M=1, P=1, T=0): Salida F

Solución: 1

Fila 7 (Dec 7: M=1, P=1, T=1): Salida F

Solución: 0

a) Primera forma canónica compacta: $F(M,P,T) = \sum m(...)$

Solución: 2, 3, 6

a) Primera forma canónica desarrollada: $F =$

Solución: $\overline{M} P \overline{T} + \overline{M} P T + M P \overline{T}$

b) Mapa de Karnaugh celda MP=00, T=0

Solución: 0

b) Mapa de Karnaugh celda MP=00, T=1

Solución: 0

b) Mapa de Karnaugh celda MP=01, T=0

Solución: 1

b) Mapa de Karnaugh celda MP=01, T=1

Solución: 1

b) Mapa de Karnaugh celda MP=11, T=0

Solución: 1

b) Mapa de Karnaugh celda MP=11, T=1

Solución: 0

b) Mapa de Karnaugh celda MP=10, T=0

Solución: 0

b) Mapa de Karnaugh celda MP=10, T=1

Solución: 0

b) Función lógica simplificada en forma de "Minterms"

Solución: $\overline{M} P + P \overline{T}$ / $P (\overline{M} + \overline{T})$

c) Diseñar el circuito lógico utilizando el "mínimo" número de puertas lógicas NAND de dos entradas y simbología normalizada ANSI-IEEE. Indicar la salida en cada puerta lógica del circuito diseñado.

Solución: Circuito con 4 puertas NAND de 2 entradas: 1. Puerta 1 (inversor): entradas unidas conectadas a $M$, salida $\overline{M} = \overline{M \cdot M}$. 2. Puerta 2: entradas conectadas a $M$ y a $T$, o bien usando la expresión doblemente negada: $$F = \overline{M} P + P \overline{T} = P (\overline{M} + \overline{T}) = P \cdot \overline{M \cdot T}$$ Aplicando doble negación: $$F = \overline{\overline{P \cdot \overline{M \cdot T}}}$$ Por lo que se requiere: - Puerta NAND 1 con entradas $M$ y $T$, produciendo $\overline{M \cdot T}$. - Puerta NAND 2 con entradas $P$ y la salida $\overline{M \cdot T}$, produciendo $\overline{P \cdot \overline{M \cdot T}}$. - Puerta NAND 3 como inversor (entradas unidas a la salida de la puerta 2), produciendo $F = P \cdot \overline{M \cdot T}$. (Alternativamente, a partir de $F = \overline{\overline{\overline{M} P + P \overline{T}}} = \overline{\overline{\overline{M} P} \cdot \overline{P \overline{T}}}$ usando 5 puertas NAND si se generan los negados por separado). El diseño óptimo mínimo emplea 3 puertas NAND si se factoriza a $F = P \cdot \overline{M \cdot T}$ con salida negada e inversor.