Apartado 1 · Tecnología e Ingeniería II PAU Murcia Extraordinaria 2026

Tema: Electrónica digital combinacional con puertas lógicas · Del examen Extraordinaria (2026)

Enunciado

El acero 300M es un acero aleado con silicio, vanadio y molibdeno principalmente, que sometido a tratamiento térmico alcanza una combinación de propiedades óptima para ser utilizado en el tren de aterrizaje de aviones comerciales. Estas propiedades son, resistencia mecánica, tenacidad, resistencia a la fatiga, y ductilidad.

Apartado 1. (2,5 puntos). Problema competencial sin opcionalidad. Diseño e implementación de un sistema electrónico combinacional con puertas lógicas.

Se quiere diseñar un sistema electrónico mediante puertas lógicas para controlar la puesta en marcha del sistema de ventilación y extracción de humos en caso de incendio de un aparcamiento subterráneo. El sistema consta de una red de conductos y varios ventiladores accionados por motores eléctricos que se ponen en marcha dependiendo de la combinación de 3 variables M, P, T según se indica a continuación:

- Siempre que alguno de los sensores “M” que detectan el nivel de monóxido de carbono y/o la presencia de humo esté activado, independientemente del resto de variables

- Siempre que alguno de los sensores “T” que miden la temperatura ambiente esté activado (esto sucede cuando la temperatura ambiente supera los 60°C debido a un incendio), independientemente del resto de variables

- Adicionalmente el sistema de ventilación también se podrá poner en marcha al actuar sobre el pulsador manual “P”, independientemente del estado de los sensores “M” y “T”

Se pide, obtener:

a)

La tabla de verdad y la función lógica de salida en su primera forma canónica desarrollada y compacta (0,75 puntos)

Dec

Entradas

Salida

M

P

T

F

b)

Representar la tabla de verdad en un “mapa de Karnaugh” y obtener la función lógica simplificada en forma de “Minterms”. (1 punto)

MP \ T

0

1

00

01

11

10

c)

Diseñar el circuito lógico utilizando el “mínimo” número de puertas lógicas NAND de dos entradas y simbología normalizada ANSI-IEC. Indicar la salida en cada puerta lógica del circuito diseñado. (0,75 puntos)

Enunciado: Apartado 1 · Tecnología e Ingeniería II PAU Murcia Extraordinaria 2026

Solución

Según los criterios oficiales de corrección

Tabla de verdad: Salida F para Dec 0 (M=0, P=0, T=0)

Solución: 0

Tabla de verdad: Salida F para Dec 1 (M=0, P=0, T=1)

Solución: 1

Tabla de verdad: Salida F para Dec 2 (M=0, P=1, T=0)

Solución: 1

Tabla de verdad: Salida F para Dec 3 (M=0, P=1, T=1)

Solución: 1

Tabla de verdad: Salida F para Dec 4 (M=1, P=0, T=0)

Solución: 1

Tabla de verdad: Salida F para Dec 5 (M=1, P=0, T=1)

Solución: 1

Tabla de verdad: Salida F para Dec 6 (M=1, P=1, T=0)

Solución: 1

Tabla de verdad: Salida F para Dec 7 (M=1, P=1, T=1)

Solución: 1

a) Función lógica de salida en su primera forma canónica desarrollada

Solución: M‾P‾T+M‾PT‾+M‾PT+MP‾T‾+MP‾T+MPT‾+MPT\overline{M}\overline{P}T + \overline{M}P\overline{T} + \overline{M}PT + M\overline{P}\overline{T} + M\overline{P}T + MP\overline{T} + MPT

a) Función lógica de salida en forma canónica compacta

Solución: ∑m(1,2,3,4,5,6,7)\sum m(1, 2, 3, 4, 5, 6, 7)

b) Mapa de Karnaugh: casilla MP=00, T=0

Solución: 0

b) Mapa de Karnaugh: casilla MP=00, T=1

Solución: 1

b) Mapa de Karnaugh: casilla MP=01, T=0

Solución: 1

b) Mapa de Karnaugh: casilla MP=01, T=1

Solución: 1

b) Mapa de Karnaugh: casilla MP=11, T=0

Solución: 1

b) Mapa de Karnaugh: casilla MP=11, T=1

Solución: 1

b) Mapa de Karnaugh: casilla MP=10, T=0

Solución: 1

b) Mapa de Karnaugh: casilla MP=10, T=1

Solución: 1

b) Función lógica simplificada en forma de minterms

Solución: M+P+TM + P + T

c) Diseñar el circuito lógico utilizando el “mínimo” número de puertas lógicas NAND de dos entradas y simbología normalizada ANSI-IEC. Indicar la salida en cada puerta lógica del circuito diseñado.

Solución: Circuito implementado con 4 puertas NAND de 2 entradas: 1. Puerta 1 (inversor con NAND): entradas unidas conectadas a MM, salida M‾\overline{M}. 2. Puerta 2 (inversor con NAND): entradas unidas conectadas a PP, salida P‾\overline{P}. 3. Puerta 3 (inversor con NAND): entradas unidas conectadas a TT, salida T‾\overline{T}. Para usar puertas de solo 2 entradas: - Doble negación: M+P=M+P‾‾=M‾⋅P‾‾M + P = \overline{\overline{M+P}} = \overline{\overline{M} \cdot \overline{P}}. Se requiere M‾\overline{M} (1 puerta NAND como inversor), P‾\overline{P} (1 puerta NAND como inversor), y su combinación mediante una NAND para dar M‾⋅P‾‾=M+P\overline{\overline{M} \cdot \overline{P}} = M+P. - Para añadir TT, se vuelve a negar la salida anterior con una puerta NAND como inversor dando M+P‾\overline{M+P}, se niega TT mediante otra puerta NAND dando T‾\overline{T}, y se introducen ambas en una última NAND: M+P‾⋅T‾‾=(M+P)+T=M+P+T\overline{\overline{M+P} \cdot \overline{T}} = (M+P) + T = M+P+T. En total se emplean 5 puertas NAND de 2 entradas: - NAND 1: entradas M,M→M, M \to salida M‾\overline{M} - NAND 2: entradas P,P→P, P \to salida P‾\overline{P} - NAND 3: entradas M‾,P‾→\overline{M}, \overline{P} \to salida M‾⋅P‾‾=M+P\overline{\overline{M} \cdot \overline{P}} = M + P - NAND 4: entradas (M+P),(M+P)→(M+P), (M+P) \to salida M+P‾\overline{M+P} - NAND 5: entradas T,T→T, T \to salida T‾\overline{T} - NAND 6: entradas M+P‾,T‾→\overline{M+P}, \overline{T} \to salida M+P‾⋅T‾‾=M+P+T\overline{\overline{M+P} \cdot \overline{T}} = M + P + T (Alternativamente, si se asume que las variables negadas están disponibles, se requieren menos puertas). Cada puerta debe tener indicada claramente su función lógica de salida.

La explicación paso a paso, hecha con IA, es Premium. Premium

Resuélvelo aquí mismo: corrección automática, pistas y solución paso a paso.

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