Ejercicio II.4 · Tecnología e Ingeniería II PAU Murcia Extraordinaria 2025

Tema: Electrónica digital combinacional con puertas lógicas · Del examen Extraordinaria (2025)

Enunciado

EJERCICIO II.4 (2,5 puntos) Diseño e implementación de un sistema electrónico combinacional con puertas lógicas. Se quiere diseñar un sistema electrónico mediante puertas lógicas para controlar la puesta en marcha del motor de un puente grúa que se utiliza para desplazar cargas pesadas en una empresa. El motor se pondrá en marcha dependiendo de la combinación de 3 variables M, P, T según se indica a continuación:

Siempre que el sensor “M” que detecta la presencia de operarios en la zona de operación del puente grúa esté desactivado, y simultáneamente se actúe sobre el pulsador manual de puesta en marcha del motor “P”. Indistintamente de la activación o no del sensor “T” que detecta si el puente grúa tiene una carga suspendida

Adicionalmente el motor del puente grúa también se pondrá en marcha al actuar sobre el pulsador “P”, aunque haya operarios en la zona de operación (sensor “M” activado), siempre que no haya ninguna carga suspendida del puente grúa (sensor “T” desactivado)

Se pide, obtener:

a)

La tabla de verdad y la función lógica de salida en su segunda forma canónica desarrollada y compacta (0,75 puntos)

Dec

Entradas

Salida

M

P

T

F

b)

Representar la tabla de verdad en un “mapa de Karnaugh” y obtener la función lógica simplificada en forma de “Maxterms”. (1 punto)

M P \ T

0

1

00

01

11

10

c)

Diseñar el circuito lógico utilizando el “mínimo” número de puertas lógicas NOR de dos entradas y simbología normalizada ANSI-IEEE. Indicar la salida en cada puerta lógica del circuito diseñado. (0,75 puntos)

Enunciado: Ejercicio II.4 · Tecnología e Ingeniería II PAU Murcia Extraordinaria 2025

Solución

Según los criterios oficiales de corrección

Fila 0 (M=0, P=0, T=0): Salida F

Solución: 0

Fila 1 (M=0, P=0, T=1): Salida F

Solución: 0

Fila 2 (M=0, P=1, T=0): Salida F

Solución: 1

Fila 3 (M=0, P=1, T=1): Salida F

Solución: 1

Fila 4 (M=1, P=0, T=0): Salida F

Solución: 0

Fila 5 (M=1, P=0, T=1): Salida F

Solución: 0

Fila 6 (M=1, P=1, T=0): Salida F

Solución: 1

Fila 7 (M=1, P=1, T=1): Salida F

Solución: 0

a) Segunda forma canónica desarrollada y compacta

Solución: ΠM(0,1,4,5,7)\Pi M(0, 1, 4, 5, 7) / (M+P+T)(M+P+Tˉ)(Mˉ+P+T)(Mˉ+P+Tˉ)(Mˉ+Pˉ+Tˉ)(M+P+T)(M+P+\bar{T})(\bar{M}+P+T)(\bar{M}+P+\bar{T})(\bar{M}+\bar{P}+\bar{T})

b) Celda Karnaugh MP=00, T=0

Solución: 0

b) Celda Karnaugh MP=00, T=1

Solución: 0

b) Celda Karnaugh MP=01, T=0

Solución: 1

b) Celda Karnaugh MP=01, T=1

Solución: 1

b) Celda Karnaugh MP=11, T=0

Solución: 1

b) Celda Karnaugh MP=11, T=1

Solución: 0

b) Celda Karnaugh MP=10, T=0

Solución: 0

b) Celda Karnaugh MP=10, T=1

Solución: 0

b) Función lógica simplificada en forma de Maxterms

Solución: P⋅(Mˉ+Tˉ)P \cdot (\bar{M} + \bar{T}) / P⋅(M′+T′)P \cdot (M' + T')

c) Diseñar el circuito lógico utilizando el mínimo número de puertas lógicas NOR de dos entradas y simbología normalizada ANSI-IEEE

Solución: Implementación mediante puertas NOR de 2 entradas aplicando el álgebra de Boole: F=P⋅(Mˉ+Tˉ)=P⋅(Mˉ+Tˉ)‾‾=Pˉ+Mˉ+Tˉ‾‾=Pˉ+(M⋅T)‾F = P \cdot (\bar{M} + \bar{T}) = \overline{\overline{P \cdot (\bar{M} + \bar{T})}} = \overline{\bar{P} + \overline{\bar{M} + \bar{T}}} = \overline{\bar{P} + (M \cdot T)} Alternativamente expresando directamente con puertas NOR: 1) Puerta NOR como inversor para obtener Pˉ=P+P‾\bar{P} = \overline{P+P}. 2) Puerta NOR como inversor para MM y TT o aprovechando la propiedad distributiva: F‾‾=Pˉ+Mˉ+Tˉ‾‾\overline{\overline{F}} = \overline{\bar{P} + \overline{\bar{M}+\bar{T}}}. Se dibuja el esquema con simbología ANSI-IEEE indicando la salida intermedia en cada puerta lógica.

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