Examen de Electricitat i Electrònica UAB 2021 · segon parcial Gener 2021

Problema 1 (5 punts). Amplificadors operacionals lineal i amb histèresi

Donat el circuit de la Figura A, on l'amplificador operacional està alimentat amb $V_{cc} = \pm 21\text{ V}$ i les resistències valen $R = 1\text{ k}\Omega$ i $R' = 2\text{ k}\Omega$, responeu:

a)

[1 punt] Trobeu l'expressió de la tensió $V_+$ al terminal no inversor en funció de les tensions d'entrada $V_1$, $V_2$ i $V_3$.

b)

[2 punts] Calculeu la tensió de sortida $V_o$ en funció de la tensió $V_+$ obtinguda a l'apartat anterior.

Considereu a continuació el circuit de la Figura B, en el qual l'amplificador operacional manté la mateixa alimentació de $V_{cc} = \pm 21\text{ V}$ i els valors de resistències $R = 1\text{ k}\Omega$ i $R' = 2\text{ k}\Omega$, però s'ha intercanviat la connexió dels terminals $V_+$ i $V_-$ respecte del circuit inicial:

c)

[1 punt] Determineu el valor de la tensió $V_-$ per a qualsevol combinació de valors de $V_1$, $V_2$ i $V_3$.

d)

[0,5 punts] Calculeu el valor de la tensió de sortida $V_o$ quan $V_1 = V_2 = V_3 = 10\text{ V}$.

e)

[0,5 punts] Trobeu la tensió de sortida $V_o$ en el cas que $V_1 = V_2 = V_3 = 3\text{ V}$.

Problema 2 (5 punts). Portes lògiques en tecnologia NMOS i CMOS

El circuit de la Figura a) implementa una funció lògica amb transistors NMOS, on els nivells lògics d'entrada són 0 V ('0' lògic) i 10 V ('1' lògic):

a)

(1 punt) Determineu la taula de veritat d'aquesta porta lògica, assenyalant en cadascun dels casos l'estat de conducció de cada transistor. Justifiqueu la resposta.

$V_1$

$V_2$

$V_3$

Estat M1

Estat M2

Estat M3

$V_o$ (lògic)

0 · 0 · 0

0 · 0 · 1

0 · 1 · 0

0 · 1 · 1

1 · 0 · 0

1 · 0 · 1

1 · 1 · 0

1 · 1 · 1

b)

(1,5 punts) Emprant el model d'interruptor ideal per al MOSFET i suposant que tots els transistors són idèntics, determineu el corrent que travessa la resistència $R$, el corrent de cada transistor i la potència total consumida per la porta en els dos estats següents:

Estat A: $V_1 = V_2 = V_3 = 0\text{ V}$

Estat B: $V_1 = V_2 = 0\text{ V}$ i $V_3 = 10\text{ V}$

c)

(1,5 punts) Considerant ara el model complet descrit per les equacions del MOSFET (no ideal), calculeu el paràmetre de transconductància $k$ dels transistors M1 i M2. Se sap que amb les entrades $V_1 = \text{'1'}\ (10\text{ V})$, $V_2 = \text{'1'}\ (10\text{ V})$ i $V_3 = \text{'0'}\ (0\text{ V})$, el corrent a través de la resistència $R$ és de $0,95\text{ mA}$ i el potencial de sortida pren el valor $V_o = 0,5\text{ V}$. Tots els MOSFETs són idèntics.

Dades del model: $V_T = 2\text{ V}$;

- Corrent en saturació: $I = \frac{k}{2}(V_{GS} - V_T)^2$ si $V_{GS} > V_T$ i $V_{DS} \ge V_{GS} - V_T$;

- Corrent en zona lineal (òhmica): $I = k\left[(V_{GS} - V_T)V_{DS} - \frac{V_{DS}^2}{2}\right]$ si $V_{GS} > V_T$ i $V_{DS} < V_{GS} - V_T$.

El circuit de la Figura b) incorpora una modificació de la xarxa NMOS amb un quart transistor M4.

d)

(1 punt) Substituïu la resistència $R$ per una xarxa de pull-up formada exclusivament per transistors PMOS de manera que resulti una porta lògica CMOS complementària ben formada que mantingui la mateixa funció lògica que la porta original. Indiqueu la configuració d'aquesta xarxa i determineu la sortida lògica obtinguda per a cadascun dels estats següents, detallant l'estat de conducció dels vuit transistors:

1. $V_1 = 0\text{ V}$ i $V_2 = V_3 = V_4 = 10\text{ V}$:

2. $V_1 = V_2 = 10\text{ V}$ i $V_3 = V_4 = 0\text{ V}$:

3. $V_4 = 10\text{ V}$ i $V_1 = V_2 = V_3 = 0\text{ V}$: