Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética

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APUNTES ELECTRÓNICA DIGITAL Grado en Ingeniería en Electrónica y Automática Industrial Universidad Politécnica de Cataluña AprenAI 2026-2027 Apuntes de Electrónica Digital: álgebra de Boole, puertas lógicas, Karnaugh, tecnología CMOS, PLD, FPGA, aritmética en C2 y estándar IEEE 754.

APREN.AI Índice 1 Álgebra Booleana, Puertas Lógicas y Simplificación Postulados y Propiedades del Álgebra de Boole Puertas Lógicas Fundamentales y Tablas de la Verdad Formas Canónicas y Mapas de Karnaugh 2 Tecnología CMOS y Dispositivos Lógicos Programables (PLD y FPGA) Transistores MOSFET y Circuitos CMOS Dispositivos Lógicos Programables: PLD, SPLD y CPLD Arquitectura de FPGA y Tecnologías de Configuración 3 Sistemas de Numeración y Aritmética Binaria Unidades de Información y Sistemas de Numeración Suma Binaria y Circuito Semisumador Representación Numérica con Signo y Aritmética en Complemento a 2 Representación de Números Reales y Código ASCII 4 Formulario Álgebra Booleana y Simplificación Lógica CMOS y Dispositivos Programables Sistemas de Numeración y Aritmética Binaria Errores típicos de examen Soluciones de las preguntas de repaso Estos apuntes pueden contener errores u omisiones.

Son un material de apoyo y no sustituyen al temario oficial ni al profesorado: contrasta la información importante. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 1 1 Álgebra Booleana, Puertas Lógicas y Simplificación AL ACABAR SABRÁS Aplicar los postulados básicos y teoremas de DeMorgan para transformar expresiones algebraicas booleanas. Identificar la salida de las puertas lógicas NOT, AND, OR, NAND, NOR, XOR y XNOR según sus tablas de la verdad. Simplificar funciones booleanas mediante mapas de Karnaugh utilizando términos canónicos y condiciones indiferentes.

PIÉNSALO ANTES DE LEER 1 ¿Es posible implementar cualquier circuito electrónico digital disponiendo únicamente de compuertas NAND en el laboratorio? Postulados y Propiedades del Álgebra de Boole El álgebra booleana define el marco matemático fundamental para operar sobre variables binarias. Cada variable puede admitir únicamente dos valores discretos: 0 o 1. Una letra como puede simbolizar una única variable o una expresión compuesta por varias variables. Las operaciones básicas responden al principio de dualidad, el cual establece que cualquier relación lógica permanece válida si se intercambian los operadores de suma lógica (+) y producto lógico (·), junto con los elementos neutros 0 y 1.

Operación suma (+) Operación producto (·) Propiedad / Ley Postulados elementales Postulados elementales Idempotencia básica Identidad neutra Elemento absorbente Idempotencia de variable Complementariedad — Doble negación o involución A partir de estos axiomas, se derivan identidades algebraicas esenciales para transformar circuitos: Conmutativa: y . Asociativa: y .

A 0 + 0 = 0 1 × 1 = 1 0 + 1 = 1 1 × 0 = 0 1 + 1 = 1 0 × 0 = 0 A + 0 = A A × 1 = A A + 1 = 1 A × 0 = 0 A + A = A A × A = A A + = A ˉ 1 A × = A ˉ 0 = A ˉ ˉ A A × B = B × A A + B = B + A A × (B × C) = (A × B) × C A + (B + C) = (A + B) + C Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 2 Distributiva: , junto con su forma dual: . Teoremas de DeMorgan: y . COMPRUEBA 2 ¿Cuál es el dual de la expresión booleana A + (B · C) = (A + B) · (A + C)? Puertas Lógicas Fundamentales y Tablas de la Verdad Una tabla de la verdad proporciona una representación exhaustiva que lista todas las posibles combinaciones binarias de las señales de entrada y su salida correspondiente.

Las compuertas lógicas constituyen los bloques circuitales físicos encargados de materializar estas operaciones. Puerta Lógica Definición funcional Ecuación Comportamiento de salida NOT (Inversor) Invierte la entrada Adopta el valor opuesto al de su única entrada. OR (Suma lógica) Suma inclusiva Toma valor 1 si al menos una de las entradas es 1. AND (Producto lógico) Multiplicación booleana Genera 1 únicamente cuando todas sus entradas son 1. NOR (Suma negada) OR invertida Entrega 0 si al menos una de sus entradas vale 1. NAND (Producto negado) AND invertida Produce un 1 si al menos una de sus entradas es 0.

XOR (OR exclusiva) Diferencia binaria Toma valor 1 si el conteo de unos en la entrada es impar. XNOR (NOR exclusiva) Equivalencia binaria Toma valor 1 si el número de unos en la entrada es par. DEFINICIÓN Las compuertas NAND son puertas universales, ya que cualquier función lógica puede implementarse únicamente combinando puertas NAND. Por ejemplo, un inversor NOT se construye uniendo las dos entradas de una compuerta NAND entre sí. COMPRUEBA 3 ¿En qué condición la salida de una compuerta NAND de dos entradas pasa al estado bajo (0)?

A × (B + C) = A × B + A × C A + (B × C) = (A + B) × (A + C) = A × B ˉ + A ˉ B ˉ = A + B ˉ × A ˉ B ˉ Y = A ˉ Y = A + B Y = A × B Y = A + B ˉ Y = A B Y = A + B ˉ A ˉ B = A B Y = A × B ˉ Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 3 Formas Canónicas y Mapas de Karnaugh Para sistematizar el diseño a partir de una tabla de la verdad, se emplean dos representaciones algebraicas formales: Minterm: término producto que contiene a todas las variables del sistema (afirmadas o negadas) y evalúa a 1 únicamente para una combinación específica. Maxterm: término suma que contiene a todas las variables y toma el valor 0 únicamente en una combinación particular.

SOP (Suma de Productos): suma booleana de los minterms donde la función toma el valor 1. POS (Producto de Sumas): producto booleano de los maxterms asociados a las combinaciones donde la función vale 0. El Mapa de Karnaugh organiza los minterms en una cuadrícula donde las celdas contiguas difieren en un único bit (código Gray), facilitando la simplificación gráfica de ecuaciones booleanas: Esquema de agrupaciones adyacentes de unos en mapas de Karnaugh Definir el criterio de reducción: seleccionar unos para obtener una expresión como suma de productos (SOP) o agrupar ceros para obtener producto de sumas (POS). 1 Agrupar celdas contiguas: formar lazos de potencias de 2 (1, 2, 4, 8, ...

celdas) aprovechando la adyacencia de extremos, bordes y esquinas. 2 Minimizar agrupaciones: seleccionar la menor cantidad de grupos posible que cubra todas las celdas requeridas maximizando el tamaño de cada lazo. 3 Extraer términos simplificados: para cada grupo, conservar únicamente las variables que mantienen su valor sin alterarse. Al agrupar ceros, las variables invariantes forman una suma donde la variable sin negar representa el 0. 4 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 4 Cuando ciertas combinaciones binarias de entrada son imposibles debido a condiciones de diseño físico, se marcan como condiciones de indiferencia (denotadas con una equis: 'x' o don't care).

Estas celdas se pueden asumir como 1 o como 0 de manera arbitraria según convenga para aumentar el tamaño de las agrupaciones. ERROR FRECUENTE Agrupar 3 o 6 casillas adyacentes en un mapa de Karnaugh. Las agrupaciones son estrictamente potencias de dos ( , , , , ). Si se agrupa un número que no es potencia de dos, se viola la ley booleana fundamental . ESQUEMA Estructuras de Síntesis Lógica IDEAS CLAVE El principio de dualidad permite obtener identidades alternas cambiando sumas por productos y ceros por unos. Las compuertas NAND son universales y permiten sintetizar cualquier función booleana sin componentes adicionales.

Un minterm vale 1 en una sola combinación, mientras que un maxterm vale 0 de forma unívoca. Los mapas de Karnaugh minimizan funciones uniendo celdas adyacentes en potencias de 2. Las condiciones indiferentes (don't care, 'x') pueden interpretarse como 0 o 1 para maximizar el tamaño de los grupos. COMPRUEBA LO QUE HAS APRENDIDO 4. ¿Cómo se comporta la compuerta XOR ante combinaciones de entrada de múltiples bits? 5. ¿Qué ventaja operativa ofrecen las condiciones no importa (don't care) en un mapa de Karnaugh?

2 = 0 1 2 = 1 2 2 = 2 4 2 = 3 8 2 = 4 16 A + = A ˉ 1 Formas Canónicas Expresiones booleanas completas Minterms (SOP) Suma de términos producto con salida 1 Maxterms (POS) Producto de términos suma con salida 0 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 5 Test Rodea la respuesta correcta. Las soluciones están al final. 6. ¿Cuál es la expresión equivalente a negar completamente el producto de dos variables A · B según DeMorgan? 7. ¿Qué tamaño de agrupación NO es válido dentro de un mapa de Karnaugh? 8. ¿Por qué la compuerta NAND se clasifica como funcionalmente universal? 9. ¿Qué valor produce una compuerta XNOR cuando todas sus entradas se encuentran a cero?

2 Tecnología CMOS y Dispositivos Lógicos Programables (PLD y FPGA) AL ACABAR SABRÁS Describir el principio de conmutación de transistores NMOS y PMOS en circuitos CMOS. Distinguir la arquitectura interna de dispositivos SPLD, CPLD y matrices PLA frente a PAL. Reconocer los elementos internos configurables de una FPGA (LUT, MUX, DFF, FA) y sus métodos de programación. PIÉNSALO ANTES DE LEER 10 ¿Por qué un microprocesador convencional no puede modificar su circuitería física y una FPGA sí puede reconfigurar sus conexiones?

A exclusiva B a) A negada por B negada b) A negada más B negada c) A más B negada completa d) 6 celdas contiguas a) 4 celdas contiguas b) 8 celdas contiguas c) 1 celda aislada d) Consume la menor corriente eléctrica a) Admite un número infinito de entradas b) Opera con cualquier nivel de tensión c) Permite sintetizar cualquier circuito lógico completo d) 1, por tener cero unos (par) a) Indefinido o alta impedancia b) El valor inverso de GND c) 0, por ser entradas bajas d) Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 6 Transistores MOSFET y Circuitos CMOS La tecnología CMOS (Complementary Metal-Oxide-Semiconductor) construye compuertas lógicas mediante parejas complementarias de transistores de efecto de campo: transistores NMOS y PMOS.

Su funcionamiento básico responde a un interruptor controlado por la tensión de compuerta ( ): Transistor NMOS: se sitúa entre la salida y tierra (GND). Con entra en conducción (estado on, interruptor cerrado hacia GND). Con se bloquea (estado off, interruptor abierto). Transistor PMOS: se sitúa entre la fuente de alimentación ( ) y la salida. Con conduce (estado on, conecta la salida a ). Con se bloquea (estado off). Esquema de la estructura general complementaria en un circuito CMOS La topología general de un circuito CMOS divide su esquema en dos bloques funcionales interconectados al nodo de salida : una red PMOS (pull-up) conectada a y una red NMOS (pull-down) conectada a GND.

En el inversor CMOS (NOT), una sola entrada comanda un transistor PMOS ( ) y un NMOS ( ). Cuando , está en on y en off, fijando . Si , ocurre lo opuesto y la salida drena a masa ( ).

V G V = G V DD V = G 0 V V DD V = G 0 V V DD V = G V DD V Y V DD V X T 1 T 2 X = 0 T 1 T 2 Y = 1 X = 1 Y = 0 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 7 Esquema circuital de una puerta lógica NAND implementada en CMOS Esquema circuital de una puerta lógica NOR implementada en CMOS Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 8 Compuerta Red PMOS (Pull-up) Red NMOS (Pull- down) Salida Y = 0 NAND Dos transistores PMOS en paralelo Dos transistores NMOS en serie Solo si ambas entradas valen 1 (ambos NMOS en conducción). NOR Dos transistores PMOS en serie Dos transistores NMOS en paralelo Si cualquiera de las entradas vale 1 (basta un NMOS activo).

COMPRUEBA 11 ¿Cómo se disponen los transistores PMOS y NMOS en una puerta lógica NAND de dos entradas? Dispositivos Lógicos Programables: PLD, SPLD y CPLD Un PLD (Programmable Logic Device) es un circuito integrado digital fabricado sin una función lógica predeterminada. El diseñador configura su comportamiento interno mediante matrices de conductores en filas y columnas unidas mediante fusibles en los puntos de cruce.

Esquema jerárquico de la clasificación general de dispositivos PLD Los dispositivos de lógica programable simple (SPLD) se clasifican según la configuración de sus matrices internas compuestas por puertas AND y OR: PLA (Programmable Logic Array): matriz AND programable y matriz OR programable. Brinda la máxima flexibilidad de diseño a cambio de un coste de fabricación elevado. PAL (Programmable Array Logic): matriz AND programable y matriz OR fija. Presenta menor coste y flexibilidad que el PLA. Admite reprogramación según la tecnología del circuito. GAL (Generic Array Logic): matriz AND programable y matriz OR fija con capacidad de reprogramación eléctrica.

CPLD (Complex PLD): circuito de mayor escala constituido por múltiples bloques SPLD interconectados mediante una matriz central de recursos de conexión. En las matrices programadas por fusible, la configuración se realiza quemando selectivamente los enlaces de las variables no deseadas. Una vez destruido un fusible físico, este no puede volver a restablecerse. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 9 COMPRUEBA 12 ¿Cuál es la diferencia constructiva principal entre un arreglo PLA y un arreglo PAL?

Arquitectura de FPGA y Tecnologías de Configuración Una FPGA (Field Programmable Gate Array) es un circuito integrado digital a gran escala estructurado como una matriz bidimensional de bloques lógicos configurables (CLB), bloques de entrada/salida (IOB) y recursos de interconexión programables. A diferencia de un microprocesador (donde el hardware es fijo y ejecuta instrucciones de software), en una FPGA el usuario programa directamente la estructura del propio hardware.

Diagrama de la arquitectura matricial de una FPGA con CLB e IOB Los bloques lógicos internos configurables comprenden los siguientes elementos: Look-Up Tables (LUT): memorias RAM rápidas configuradas con una tabla de la verdad predefinida por el usuario. Sustituyen el cableado de compuertas complejas emulando cualquier función lógica mediante 4 a 6 bits de entrada. Multiplexores (MUX): circuitos selectores que eligen una de varias entradas de datos mediante terminales de control, optimizando las rutas de señales compartidas. Flip-Flops tipo D (DFF): elementos de memoria síncronos que registran estados lógicos ante cada flanco de reloj para dotar de sincronismo al sistema.

Full Adders (FA): sumadores completos integrados dedicados a resolver operaciones aritméticas directas. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 10 El diseño se describe mediante lenguajes HDL especializados, habitualmente VHDL o Verilog, cuya síntesis produce un archivo de configuración binario. Mecanismo Clasificación Procedimiento de borrado y reprogramación Fusible Programable una sola vez (OTP) Destrucción física de enlaces; irreversible. EPROM Reprogramable Restauración mediante exposición a radiación ultravioleta a través de la ventana del encapsulado. EEPROM Reprogramable Borrado y reprogramación por medio de impulsos eléctricos controlados.

SRAM Reprogramable y volátil Celdas de memoria estática que controlan la compuerta de transistores NMOS de paso (empleada en dispositivos comerciales de Altera y Xilinx). ERROR FRECUENTE Suponer que programar una FPGA es equivalente a escribir código de software secuencial en C o Python. En una FPGA se define hardware paralelo conectando físicamente bloques CLB y rutas de interconexión mediante síntesis en VHDL o Verilog.

PROCESO Flujo de Configuración en FPGA 1 Descrip ción HDL Modelado del hard ware mediante VHDL o Verilog 2 Compila ción y Síntesis Traducción de ecua ciones a bloques y ru tas lógicas 3 Genera ción del Bits tream Creación del archivo de configuración binario 4 Carga en Bloques Lógicos Programación de LUT, biestables y ma trices de conexión IDEAS CLAVE Un circuito CMOS combina una red pull-up de transistores PMOS con una red pull-down de transistores NMOS. En puertas NAND, los PMOS van en paralelo y los NMOS en serie; en puertas NOR se invierte esta configuración. Los dispositivos PLA poseen ambas matrices programables, mientras que los PAL/GAL tienen la matriz OR fija.

Las FPGA implementan funciones lógicas complejas utilizando tablas de búsqueda (LUT) emuladas en memoria. La tecnología de configuración en FPGA basadas en SRAM requiere recargar los bits de control tras cada apagado. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 11 COMPRUEBA LO QUE HAS APRENDIDO 13. ¿Qué estado adoptan los transistores NMOS y PMOS cuando la compuerta de entrada recibe una tensión de 0 V? 14. ¿Por qué las Look-Up Tables (LUT) resultan convenientes dentro de una FPGA? Test Rodea la respuesta correcta. Las soluciones están al final. 15. ¿Qué componente de una puerta lógica CMOS conduce cuando su terminal de compuerta recibe el nivel de tensión VDD? 16.

¿Cuál es la característica distintiva de un dispositivo PAL frente a un PLA? 17. ¿Cómo se borra la configuración almacenada en un circuito reprogramable con tecnología EPROM? 18. ¿Qué lenguaje de descripción de hardware se utiliza habitualmente para programar una FPGA?

La memoria estática SRAM a) El diodo de pull-up b) El transistor de canal PMOS c) El transistor de canal NMOS d) Matriz AND programable y matriz OR fija a) Incapacidad absoluta de admitir variables negadas b) Exclusividad de borrado mediante luz ultravioleta c) Ambas matrices programables por usuario d) Aplicando una sobretensión eléctrica a) Fundiendo enlaces de paso internos b) Mediante radiación con luz ultravioleta c) Reiniciando el ciclo de reloj de sistema d) VHDL o Verilog a) ANSI C estándar b) Ensamblador x86 c) Código de máquina binario directo d) Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 12 3 Sistemas de Numeración y Aritmética Binaria AL ACABAR SABRÁS Realizar conversiones de base entre los sistemas binario, decimal, octal y hexadecimal.

Implementar y verificar el funcionamiento lógico de un circuito semisumador. Efectuar sumas y restas en complemento a 2 identificando el descarte del acarreo y condiciones de overflow. Reconocer los campos de signo, exponente y mantisa del estándar IEEE 754 de coma flotante. PIÉNSALO ANTES DE LEER 19 ¿Por qué al realizar una resta binaria en una computadora moderna no se requiere diseñar un circuito restador independiente? Unidades de Información y Sistemas de Numeración La información digital se cuantifica a través de las siguientes unidades fundamentales: Bit: unidad mínima de información binaria, con valores posibles en el conjunto . Nibble: agrupación de 4 bits consecutivos.

Byte: conjunto de 8 bits. Word (Palabra): unidad de transferencia de datos en sistemas digitales, típicamente de 8, 16, 32 o 64 bits según la arquitectura del procesador. En cualquier sistema posicional, un número se descompone ponderando cada dígito por la potencia de su base correspondiente: Sistema Dígitos admisibles Pesos posicionales Ejemplo de evaluación Decimal 0 a 9 Binario 0, 1 Octal 0 a 7 Hexadecimal 0 a 9, A, B, C, D, E, F En una cadena binaria, el bit situado en el extremo izquierdo se denomina MSB (Most Significant Bit), al poseer el mayor peso posicional, mientras que el del extremo derecho es el LSB (Least Significant Bit), con peso .

Para convertir un número entero decimal a binario se emplea el método de divisiones sucesivas entre 2. El primer residuo obtenido constituye el LSB y el último residuo corresponde al MSB: [0, 1] 10 , 10 , 10 , 10 , ... 0 1 2 3 593 = 3 × 10 + 0 9 × 10 + 1 5 × 102 2 , 2 , 2 , 2 , ... 0 1 2 3 1011 = 2 1 × 2 + 0 1 × 2 + 1 0 × 2 + 2 1 × 2 = 3 11 10 8 , 8 , 8 , 8 , ... 0 1 2 3 22 = 8 2 × 8 + 0 2 × 8 = 1 18 10 16 , 16 , 16 , 16 , ...

0 1 2 3 1A = 16 10 × 16 + 0 1 × 16 = 1 26 10 20 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 13 Diagrama del método de divisiones sucesivas entre 2 para conversión decimal-binario Los sistemas octal y hexadecimal proporcionan una representación compacta para cadenas binarias. La conversión directa entre binario y hexadecimal se realiza agrupando de a 4 bits (nibbles) desde la derecha: Esquema de agrupación por nibbles para conversión binario-hexadecimal Diagrama de descomposición hexadecimal hacia dígitos binarios COMPRUEBA 20 ¿Cómo se representa el valor hexadecimal A3Fh en formato binario puro?

Suma Binaria y Circuito Semisumador La adición de enteros sin signo responde a reglas básicas columna a columna considerando el bit de acarreo: con acarreo 0. con acarreo 0. con acarreo 0. con acarreo 1. con acarreo 1. 0 + 0 = 0 0 + 1 = 1 1 + 0 = 1 1 + 1 = 0 1 + 1 + 1 = 1 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 14 El semisumador (half adder) es el bloque combinacional que suma dos bits de entrada ( ) generando la suma ( ) y el acarreo de salida ( ): Esquema lógico del circuito semisumador con compuertas XOR y AND Suma ( ) Acarreo ( ) 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 COMPRUEBA 21 ¿Qué compuertas componen la arquitectura interna de un semisumador básico?

Representación Numérica con Signo y Aritmética en Complemento a 2 Para codificar valores enteros negativos en sistemas de bits se emplean tres métodos posicionales: Diagrama de distribución del bit de signo y magnitud en una palabra binaria Signo y Magnitud: el bit más significativo ( ) indica el signo (0 para positivo, 1 para negativo) y los bits restantes codifican el valor absoluto. Presenta doble representación del cero (+0 y -0). Rango: . A , B 0 0 S C out A 0 B 0 S = A 0 B 0 C = out A × 0 B 0 n b n 1 n 1 (2 n 1 1) x 2 n 1 1 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 15 Complemento a 1 (C1): los positivos se mantienen invariantes.

Los negativos se forman invirtiendo bit a bit cada posición (los 0 pasan a 1 y los 1 a 0). Presenta dos ceros (+0 y -0). Rango: . Complemento a 2 (C2): los positivos no cambian. El negativo se calcula invirtiendo los bits (C1) y sumando 1 al resultado. Presenta una única representación del cero, ganando un número negativo adicional. Rango: . EJEMPLO Para representar -124 con 8 bits en complemento a 2: En complemento a 2, la suma y la resta se unifican: restar equivale a sumar el minuendo con el complemento a 2 del sustraendo.

En la operación aritmética final, el acarreo generado en la última columna se descarta: Operación de suma en complemento a 2 descartando el bit de acarreo final ERROR FRECUENTE Ignorar la condición de desbordamiento (overflow). Si se suman dos números del mismo signo y el resultado final arroja un signo contrario, ha ocurrido desbordamiento numérico por superar el rango representable del registro. Representación de Números Reales y Código ASCII La conversión de fracciones decimales a binario se logra multiplicando repetidamente la parte decimal por 2; la parte entera generada en cada multiplicación (0 o 1) define los bits fraccionarios sucesivos.

Para almacenar valores reales se utilizan dos formatos: Coma Fija: la palabra de bits se divide rígidamente en parte entera y parte fraccionaria. Si la coma se desplaza a la derecha se amplía el valor absoluto máximo a costa de perder resolución decimal; desplazarla a la izquierda aumenta los decimales pero reduce el rango dinámico. La circuitería aritmética no depende de la posición de la coma. Coma Flotante (Estándar ANSI/IEEE 754-1985): segmenta el registro en Signo (S, 1 bit), Exponente sesgado y Mantisa fraccionaria: (2 n 1 1) x 2 n 1 1 (2 ) n 1 x 2 n 1 1 El valor positivo +124 en 8 bits es: . 1 01111100 2 Se calcula el complemento a 1 invirtiendo los dígitos: .

2 10000011 2 Se suma 1 al LSB: . 3 10000011 + 1 = 10000100 2 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 16 Estructura del estándar ANSI/IEEE 754-1985 para precisión simple y doble Formato IEEE 754 Signo Exponente Mantisa Sesgo del exponente Precisión Simple (32 bits) 1 bit 8 bits 23 bits Exceso 127 Doble Precisión (64 bits) 1 bit 11 bits 52 bits Exceso 1023 Ejemplo de normalización y codificación en coma flotante con exceso 127 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 17 El estándar alfanumérico ASCII codifica letras, dígitos y símbolos de control.

Su versión original utilizaba 7 bits (128 caracteres), donde los primeros 32 caracteres son instrucciones de control de comunicación. Posteriormente, la variante extendida de IBM amplió el formato a 8 bits (256 caracteres) agregando caracteres gráficos. PROCESO Procedimiento de Conversión a Complemento a 2 1 Valor Absoluto Escribir el número positivo en la longitud deseada de bits 2 Inversión Lógica Complementar a 1 cambiando ceros por unos y unos por ceros 3 Adición de Unidad Sumar 1 al bit menos significa tivo del resultado invertido IDEAS CLAVE El bit más significativo (MSB) posee el peso posicional mayor y el bit menos significativo (LSB) el menor.

Un semisumador calcula la suma elemental mediante una compuerta XOR y el acarreo con una compuerta AND. El complemento a 2 evita la duplicidad del cero y abarca un rango de -( ) hasta +( - 1). El desbordamiento u overflow ocurre al operar dos números de igual signo cuyo resultado produce el signo opuesto. El estándar IEEE 754-1985 codifica números reales normalizados en 32 bits (simple) o 64 bits (doble precisión). COMPRUEBA LO QUE HAS APRENDIDO 22. ¿Por qué el sistema de complemento a 2 resulta preferible frente al sistema de signo y magnitud? 23. ¿Cómo se calcula el exponente almacenado en el estándar IEEE 754 en precisión simple? Test Rodea la respuesta correcta.

Las soluciones están al final. 24. ¿Qué rango de enteros puede representarse con un registro de 8 bits en complemento a 2? 2n 1 2n 1 -127 a +127 a) -128 a +127 b) -256 a +255 c) -128 a +128 d) Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 18 25. ¿Qué condición delata la presencia de overflow al sumar dos enteros en complemento a 2? 26. ¿Cuántos bits componen la mantisa fraccionaria en el estándar IEEE 754 de precisión simple? 27. ¿Cuántos caracteres en total contenía la especificación original del código ASCII?

4 Formulario Álgebra Booleana y Simplificación Fórmula o procedimiento Significado de los términos Cuándo se usa : variables booleanas; : negación Teoremas de DeMorgan para simplificar y cambiar entre compuertas AND/OR. : suma lógica (OR); : producto lógico (AND) Ley distributiva dual del álgebra booleana. , : variable booleana Leyes de complementariedad en simplificación algebraica. Minimización por Karnaugh: fijar criterio (1 para SOP, 0 para POS) armar grupos adyacentes de tamaño maximizando su área seleccionar la menor cantidad de lazos extraer las variables invariantes de cada lazo.

celdas adyacentes; condiciones 'x' (don't care) como comodín 0/1 Síntesis óptima mínima de funciones booleanas combinacionales.

Sumar un número positivo y un negativo obteniendo cero a) Sumar dos operandos de igual signo y obtener resultado de signo contrario b) La aparición de un acarreo final en la última columna de la suma c) Obtener un resultado cuyo bit menos significativo sea idéntico a 1 d) 52 bits a) 23 bits b) 11 bits c) 8 bits d) 32 caracteres de control a) 256 caracteres (8 bits) b) 64 caracteres (6 bits) c) 128 caracteres (7 bits) d) = A B + A ˉ B ˉ = A + B A ˉ B ˉ A, B A ˉ A + (B C) = (A + B) (A + C) + A = A ˉ 0 A + = A ˉ 1 A 2k 2 k {1, 2, 4, 8, 16} Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 19 Lógica CMOS y Dispositivos Programables Fórmula o procedimiento Significado de los términos Cuándo se usa PMOS: , NMOS: , : tensión de compuerta; : alimentación; on: conduce; off: bloqueado Análisis de estados en compuertas CMOS (red pull-up PMOS y pull-down NMOS).

PLA: Matriz AND prog. + Matriz OR prog. PAL: Matriz AND prog. + Matriz OR fija GAL: Matriz AND prog. + Matriz OR fija (reprog.) SPLD: dispositivos de lógica programable simple Selección de arquitectura de PLD según coste y flexibilidad requerida. Estructura FPGA: CLB (LUT + MUX + DFF + FA) + IOB + matriz de interconexión LUT: tabla de verdad en RAM; MUX: selector; DFF: biestable D; FA: sumador Implementación de hardware digital programable mediante HDL (VHDL/Verilog). Sistemas de Numeración y Aritmética Binaria Fórmula o procedimiento Significado de los términos Cuándo se usa : bits de entrada; : suma; : acarreo de salida Ecuaciones circuitales del semisumador elemental (half adder).

Signo y Magnitud / C1: Complemento a 2: : número de bits del registro; : valor decimal entero Cálculo de rangos representables con signo en palabras de bits. Cálculo de C2 negativo: valor positivo en bits invertir todos los bits (C1) sumar 1 al LSB. C1: complemento a 1; C2: complemento a 2; LSB: bit menos significativo Representación de enteros negativos en sistemas digitales. Resta en C2: descartar acarreo final saliente. : minuendo; : sustraendo; : complemento a 2 Ejecución de sustracciones binarias mediante circuitería sumadora.

Coma flotante IEEE 754 simple: (8 bits) Doble: (11 bits) : exponente sesgado almacenado; : exponente real de la potencia de 2 Codificación normalizada de números reales en precisión simple (32b) y doble (64b). Errores típicos de examen Agrupaciones en Karnaugh: Formar lazos con 3, 5 o 6 celdas. Solo son válidos tamaños en potencia exacta de dos (1, 2, 4, 8, 16).

V = G 0 V on V = G V DD off V = G V DD on V = G 0 V off V G V DD S = A 0 B 0 C = out A 0 B 0 A , B 0 0 S C out (2 n 1 1) x +(2 n 1 1) (2 ) n 1 x +(2 n 1 1) n x n n A B = A + C2(B) A B C2(B) E = e + 127 E = e + 1023 E e Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 20 Acarreo en Complemento a 2: Confundir el acarreo saliente de la última posición con desbordamiento. El acarreo final simplemente se desecha. Detección de Overflow: Ocurre únicamente cuando se suman dos operandos del mismo signo y el resultado final arroja el signo contrario. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 21 Soluciones de las preguntas de repaso 1.

Sí, porque la compuerta NAND es universal y permite generar inversores, sumas lógicas y multiplicaciones mediante configuraciones específicas. 2. El dual se obtiene intercambiando sumas por productos y viceversa: A · (B + C) = (A · B) + (A · C). 3. La salida de una puerta NAND cae a 0 únicamente cuando todas sus entradas se encuentran simultáneamente en estado alto (1). 4. La salida de una compuerta XOR se sitúa en 1 cuando la cantidad total de unos presentes en sus entradas es impar. 5. Permiten expandir el tamaño de los lazos al incluirse convenientemente como unos o ceros, logrando términos con menor cantidad de variables. 6. c) A negada más B negada.

El teorema de DeMorgan establece que el complemento de un producto lógico equivale a la suma lógica de las variables complementadas de forma individual. 7. a) 6 celdas contiguas. Los lazos de reducción en mapas de Karnaugh solo pueden contener un número de celdas que sea potencia entera de 2. 8. d) Permite sintetizar cualquier circuito lógico completo. Cualquier función lógica, incluidas NOT, AND y OR, puede generarse exclusivamente usando compuertas NAND interconectadas. 9. a) 1, por tener cero unos (par). La compuerta XNOR activa su salida a nivel 1 cuando el recuento de unos en la entrada es un número par (cero se computa como par). 10.

Porque el microprocesador posee una arquitectura de compuertas fija y corre firmware, mientras que la FPGA interconecta bloques lógicos físicos mediante celdas de configuración programables. 11. Los transistores PMOS se ubican en paralelo entre sí hacia VDD, mientras que los transistores NMOS se conectan en serie hacia GND. 12. El PLA cuenta con matrices AND y OR programables, mientras que el PAL posee la matriz AND programable pero la matriz OR fija. 13. El transistor PMOS se activa (estado on, conduciendo hacia VDD) y el transistor NMOS se apaga (estado off, bloqueando el paso a GND). 14.

Porque emulan de forma instantánea cualquier función lógica almacenando la tabla de verdad en pequeñas memorias RAM de 4 a 6 entradas. 15. d) El transistor de canal NMOS. Los transistores NMOS cierran su contacto hacia GND (estado on) cuando la compuerta se polariza a nivel alto (VDD). 16. a) Matriz AND programable y matriz OR fija. El PAL se caracteriza por contar con una matriz de compuertas AND programable y una matriz OR conectada de forma fija. 17. c) Mediante radiación con luz ultravioleta. Los circuitos EPROM cuentan con una ventana de cuarzo en el encapsulado para restablecer su estado exponiéndolos a luz UV. 18. a) VHDL o Verilog.

El hardware de las FPGA se modela e implementa mediante lenguajes de descripción HDL como VHDL o Verilog. 19. Porque mediante la representación en complemento a 2, cualquier resta se transforma en una suma estándar descartando el acarreo final. 20. Convirtiendo cada dígito en un nibble de 4 bits: A = 1010, 3 = 0011, F = 1111; resultando 101000111111b. Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 22 21. Una compuerta XOR para calcular el bit de suma (S) y una compuerta AND para el acarreo de salida (Cout). 22. Porque elimina la doble codificación del valor cero, simplifica el hardware al resolver restas como sumas y amplía el límite negativo representable en una unidad. 23.

Se suma el sesgo constante de 127 al exponente de la potencia de dos en la que quedó normalizado el número binario. 24. b) -128 a +127. La fórmula -( ) a ( - 1) para n=8 bits produce los límites de -128 hasta +127. 25. b) Sumar dos operandos de igual signo y obtener resultado de signo contrario. El overflow ocurre cuando el resultado de una suma de dos valores de idéntico signo excede el rango y altera el bit de signo. 26. b) 23 bits. El formato IEEE 754 de 32 bits asigna 1 bit para el signo, 8 bits para el exponente sesgado y 23 bits para la mantisa. 27. d) 128 caracteres (7 bits).

La versión original de ASCII definía 128 combinaciones mediante palabras de 7 bits, extendidas posteriormente a 256 por IBM. 2n 1 2n 1 Electrónica Digital: Álgebra, CMOS, FPGA y Aritmética 23